SK hynix ha validado conjuntamente con TSMC una próxima generación de memoria HBM5 utilizando la tecnología de empaquetado CoWoS, un trabajo que sitúa a ambas compañías en una fase temprana de preparación para los futuros aceleradores de inteligencia artificial. La colaboración se dio a conocer durante la conferencia Open Innovation Platform (OIP) de TSMC celebrada el 23 de septiembre en Santa Clara, donde SK hynix también mostró su HBM4 integrada en el superchip Vera Rubin de NVIDIA.

Las claves de HBM5 y TSMC en 20 segundos

• SK hynix y TSMC han validado HBM5 sobre CoWoS para futuros sistemas de IA.
• La HBM4 de SK hynix ya aparece integrada en el superchip Vera Rubin de NVIDIA.
• La compañía mostró HBM4E de 48 GB, HBM4 de 48 GB y HBM3E de 36 GB.
• SK hynix recibió por segundo año consecutivo el premio Partner of the Year de TSMC.
• La alianza también avanza en SSD, PCIe, chiplets y nuevas soluciones de memoria para IA.

La colaboración entre fabricante de memoria y fundición está adquiriendo más peso a medida que los aceleradores de IA integran mayores cantidades de memoria de alto ancho de banda. TSMC utiliza su plataforma OIP para reunir a compañías de memoria, diseño, propiedad intelectual, empaquetado y fabricación, con el objetivo de validar tecnologías antes de que lleguen a productos comerciales.

En el caso de SK hynix, la relación con TSMC ya abarca varias generaciones de HBM y tecnologías de empaquetado. El nuevo paso consiste en validar HBM5 sobre CoWoS, la tecnología de empaquetado 2,5D de TSMC utilizada para colocar procesadores y memoria HBM dentro de un mismo paquete de alto rendimiento.

HBM5 se prueba antes de que llegue la próxima ola de aceleradores

La referencia a HBM5 es uno de los elementos más relevantes de la presentación de SK hynix. La compañía afirma que su organización de desarrollo de encapsulado y TSMC trabajaron conjuntamente desde las primeras fases para comprobar la integración de esta memoria con CoWoS.

La validación no equivale a un anuncio de producción masiva de HBM5 ni identifica un producto comercial concreto que vaya a utilizarla. Lo que demuestra es que la integración entre memoria y empaquetado ya se está preparando antes de la llegada de los sistemas que necesitarán esta generación de HBM.

La razón técnica está relacionada con la propia evolución de la memoria. Al aumentar el número de capas apiladas y el ancho de banda, la memoria deja de ser un componente que pueda desarrollarse de forma completamente independiente del procesador y del encapsulado. El paquete debe proporcionar conexiones suficientes para aprovechar las prestaciones de la HBM y mantener las señales y la alimentación dentro de los requisitos del sistema.

TSMC mantiene CoWoS como una de sus principales tecnologías para sistemas de computación de alto rendimiento. Su plataforma permite integrar diferentes chips y módulos HBM sobre un interposer, y la compañía continúa ampliando el tamaño de los interposers para acomodar más lógica y memoria.

SK hynix ya forma parte de la alianza 3DFabric de TSMC junto a otros fabricantes de memoria como Micron y Samsung. Esta estructura está específicamente orientada a facilitar la integración de memoria, lógica y tecnologías de empaquetado para sistemas de próxima generación.

HBM4 ya acompaña a Vera Rubin

Mientras HBM5 permanece en fase de validación, SK hynix mostró en su exposición una aplicación mucho más inmediata de su tecnología: el superchip Vera Rubin de NVIDIA equipado con memoria HBM4 de la compañía.

La configuración exhibida incluía 12 capas y 36 GB de HBM4, junto con un módulo SOCAMM2 de 96 GB. SK hynix explicó que la HBM4 está colocada alrededor del núcleo de GPU de Rubin para proporcionar un canal de datos de gran ancho de banda, mientras que SOCAMM2 actúa como memoria principal para la CPU Vera.

La empresa también llevó a la conferencia otros productos de su catálogo. Entre ellos estaban una HBM4E de 12 capas y 48 GB, una HBM4 de 16 capas y 48 GB y una HBM3E de 12 capas y 36 GB. La comparación permite observar cómo aumenta la capacidad de memoria a medida que evolucionan las generaciones y las configuraciones de apilamiento.

La HBM, o memoria de alto ancho de banda, utiliza múltiples chips DRAM apilados verticalmente para proporcionar una elevada capacidad de transferencia de datos en un espacio reducido. En aceleradores de IA, su función consiste en mantener un flujo rápido de datos entre la memoria y los procesadores que ejecutan operaciones de cálculo intensivo.

La integración física tiene cada vez más peso. El aumento de capacidad y ancho de banda de HBM debe acompañarse de sistemas de empaquetado capaces de conectar más memoria con más lógica. Por eso SK hynix está trabajando con TSMC antes de que HBM5 llegue a una fase de producto.

La estrategia de memoria va más allá de HBM

La exposición de SK hynix no se limitó a la memoria de alto ancho de banda. La compañía presentó también nuevas generaciones de DRAM para servidores y unidades SSD destinadas a centros de datos.

Entre los productos mostrados estaba una memoria 3DS RDIMM de 256 GB, un módulo MRDIMM de 128 GB y una RDIMM de 64 GB basada en su proceso de 10 nanómetros de clase 1c. También presentó unidades SSD E1.S, E3.S y M.2 para diferentes entornos de servidores.

En almacenamiento, SK hynix está preparando además controladores SSD basados en chiplets para futuras generaciones de PCIe. Según la compañía, estos diseños separan las funciones del controlador convencional en varios chiplets conectados mediante UCIe, un estándar abierto para la comunicación entre chips dentro de un mismo encapsulado.

La compañía sitúa esta evolución dentro del crecimiento de las infraestructuras de IA. Durante la presentación conjunta con Cadence, Daesik Park, ingeniero distinguido de SK hynix especializado en PCIe, afirmó que el mercado de SSD empresariales basado en PCIe podría pasar de 509 exabytes en 2026 a 1.933 exabytes en 2030. Se trata de una previsión presentada por SK hynix, no de una cifra independiente de mercado.

La compañía también está desarrollando una tecnología denominada HBF, o High Bandwidth Flash, concebida como una posible capa de memoria situada entre HBM y SSD. SK hynix la describe como una solución basada en NAND que busca combinar una capacidad superior a HBM con un ancho de banda elevado y un coste por capacidad diferente.

El mensaje de la conferencia es, por tanto, más amplio que el lanzamiento de una nueva memoria. SK hynix está preparando distintas capas de almacenamiento y memoria para los sistemas de IA, mientras TSMC desarrolla las tecnologías de empaquetado necesarias para integrarlas con procesadores cada vez más grandes.

El reconocimiento recibido en Santa Clara refleja precisamente esa colaboración. SK hynix obtuvo por segundo año consecutivo el premio Partner of the Year de TSMC, esta vez en la categoría 3DFabric-HBM Integration por el trabajo de validación de HBM5 sobre CoWoS.

La compañía ya había explicado en junio que su relación con TSMC se estaba ampliando hacia las próximas generaciones de HBM y el empaquetado avanzado, además de buscar oportunidades en memoria personalizada para grandes clientes tecnológicos.

La HBM4 representa la generación que empieza a integrarse en los sistemas de IA de nueva generación, mientras que HBM5 todavía pertenece a una etapa de desarrollo y validación. La distancia entre ambas tecnologías muestra cómo la memoria se está diseñando cada vez antes junto al procesador y el empaquetado. En sistemas donde la capacidad de cálculo crece rápidamente, la conexión entre estos elementos determina cuánto de ese rendimiento puede aprovecharse en la práctica.

Preguntas frecuentes

¿Qué ha validado SK hynix con TSMC?

SK hynix y TSMC han validado HBM5 utilizando la tecnología de empaquetado CoWoS de TSMC para preparar sistemas de IA de próxima generación. La compañía no ha anunciado con ello una producción masiva inmediata de HBM5.

¿Qué HBM utiliza el superchip Vera Rubin de NVIDIA?

SK hynix mostró Vera Rubin con HBM4 de 12 capas y 36 GB, además de un módulo SOCAMM2 de 96 GB. La compañía también exhibió otras configuraciones de HBM4 y HBM4E.

¿Qué es CoWoS?

CoWoS, siglas de Chip on Wafer on Substrate, es una tecnología de empaquetado de TSMC que permite integrar chips como procesadores y HBM dentro de un mismo paquete mediante un interposer. TSMC la utiliza para aplicaciones de computación de alto rendimiento.

¿Qué otras memorias está preparando SK hynix para la IA?

La compañía mostró DRAM para servidores, SSD empresariales y soluciones basadas en chiplets para futuras generaciones de PCIe. También presentó HBF como una posible nueva capa de memoria entre HBM y SSD.

vía: news.skhynix