AMD incorporará Universal Chiplet Interconnect Express (UCIe) 1.1 a determinados dispositivos Versal RF, una decisión que permitirá conectar directamente dentro del mismo encapsulado chiplets especializados de distintos tipos. La compañía prevé que los primeros chiplets de producción compatibles estén disponibles junto a determinados Versal RF Series en el cuarto trimestre de 2027.
Las claves de UCIe en AMD Versal RF en 30 segundos
- AMD llevará UCIe 1.1 de forma nativa a determinados SoC adaptativos Versal RF.
- La plataforma admitirá hasta cuatro interfaces UCIe-SP y dos UCIe-AP.
- El ancho de banda agregado dentro del encapsulado podrá alcanzar varios terabits por segundo.
- Los chiplets conectados podrán dedicarse a IA, RF, CPU, GPU, seguridad, comunicaciones o ASIC personalizados.
- Los primeros dispositivos de producción compatibles están previstos para el cuarto trimestre de 2027.
El anuncio encaja con una tendencia cada vez más visible en semiconductores: dejar de construir sistemas completos como un único gran bloque de silicio y pasar a combinar chiplets especializados dentro del mismo encapsulado.
AMD lleva años utilizando este enfoque en CPU y GPU, pero la novedad aquí es otra. Versal RF podrá actuar como una especie de núcleo adaptable al que se conecten otros chiplets mediante un estándar abierto, evitando que cada integración dependa de una interfaz propietaria diferente.
UCIe nació precisamente para eso: permitir que distintos bloques de silicio se comuniquen dentro del encapsulado con una interfaz común y de alta velocidad.
Hasta seis enlaces UCIe en determinados Versal RF
Los primeros dispositivos Versal RF compatibles con UCIe 1.1 soportarán dos tipos de conexión.
Por un lado habrá hasta cuatro interfaces UCIe-SP, orientadas a encapsulados estándar. Cada una utilizará 16 líneas y podrá trabajar hasta a 16 GT/s.
Por otro lado, AMD contempla hasta dos interfaces UCIe-AP, pensadas para encapsulados avanzados con interposer. En este caso cada interfaz utilizará 64 líneas y podrá alcanzar hasta 8 GT/s.
En conjunto, la compañía habla de un ancho de banda agregado de varios terabits por segundo dentro del propio encapsulado.
La diferencia física también es relevante.
En el caso UCIe-SP, AMD plantea un chiplet con un pitch de bumps de 130 micras sobre un sustrato orgánico estándar. Para UCIe-AP, la integración pasa a microbumps de 45 micras sobre interposer de silicio.
Eso permite trabajar con densidades de conexión mayores y colocar los chiplets mucho más cerca entre sí.
Versal RF quiere convertirse en una plataforma de chiplets
Versal RF ya combina varias funciones que normalmente podrían requerir dispositivos separados.
Incluye conversores de radiofrecuencia, bloques dedicados de procesamiento digital de señal, motores de IA y lógica programable. AMD cifra su capacidad en hasta 80 TOPS de procesamiento DSP heterogéneo.
La compañía sostiene además que determinadas configuraciones pueden reunir en un solo encapsulado funciones que antes requerían hasta seis dispositivos distintos.
La incorporación de UCIe amplía ese planteamiento.
En vez de cerrar toda la funcionalidad dentro de un único diseño, un fabricante podrá conectar al Versal RF chiplets adicionales para cubrir tareas muy concretas.
AMD cita, entre otros:
- front-ends de radiofrecuencia y convertidores de datos;
- aceleradores de inteligencia artificial;
- CPU;
- GPU y computación especializada;
- motores de seguridad;
- procesadores de comunicaciones;
- ASIC diseñados para una aplicación específica.
La idea es que esos bloques puedan proceder tanto de AMD como de terceros, siempre que implementen correctamente UCIe.
Menos placa y más integración dentro del encapsulado
Hasta ahora muchas de estas funciones se conectaban a nivel de placa.
Eso obliga a utilizar interfaces serdes, pistas más largas, conectores y lógica adicional, con un coste en latencia, consumo eléctrico y superficie física.
Mover esas conexiones dentro del mismo encapsulado cambia la arquitectura.
AMD afirma que UCIe permitirá reducir latencia y mejorar eficiencia energética frente a sus interfaces serializadas GTM2 utilizadas a nivel de placa. Son comparaciones internas del fabricante, por lo que conviene tratarlas como estimaciones propias y no como una ventaja universal frente a cualquier otra arquitectura.
La lógica industrial, sin embargo, es clara: cuanto menor sea la distancia entre los bloques que intercambian enormes cantidades de datos, menor puede ser el coste energético de mover cada bit.
Esto resulta especialmente importante en IA, RF y telecomunicaciones, donde el movimiento de datos empieza a consumir una parte creciente de la energía total del sistema.
UCIe puede evitar tener que rediseñar un SoC completo
Uno de los mayores atractivos del enfoque chiplet es económico.
Desarrollar un SoC monolítico avanzado es caro y requiere mucho tiempo. Cada nueva variante destinada a un cliente o aplicación puede obligar a rehacer una parte importante del diseño.
Con chiplets, un fabricante puede reutilizar bloques ya probados.
Por ejemplo, un Versal RF puede mantener su lógica programable y procesamiento de señal y combinarse después con un acelerador de IA específico para un cliente, un ASIC de seguridad o un procesador de comunicaciones.
Eso no elimina el trabajo de integración ni convierte los chiplets en piezas completamente intercambiables. Sigue siendo necesario validar señal, alimentación, memoria, encapsulado, térmica y software.
Pero sí permite separar algunas funciones y reutilizarlas en más productos.
El objetivo de UCIe es facilitar precisamente esa reutilización mediante una interfaz común entre los distintos bloques.
La IA es solo una parte del objetivo
Aunque AMD incluye los aceleradores de IA entre los posibles chiplets conectados, Versal RF está claramente orientado también a otros mercados.
La compañía menciona aplicaciones de Electromagnetic Spectrum Operations (EMSO), procesamiento analógico de RF acelerado mediante IA, instrumentación, pruebas y comunicaciones.
Eso incluye sistemas donde la latencia entre adquisición de señal y procesamiento resulta especialmente sensible.
También aparece otra tecnología que puede ganar importancia durante los próximos años: co-packaged optics (CPO).
La imagen de aplicaciones difundida por AMD contempla interfaces ópticas y fibra como uno de los posibles elementos que podrían conectarse mediante chiplets.
La aproximación tiene sentido a medida que redes y aceleradores necesitan mover más datos. Llevar los componentes ópticos más cerca de los chips de procesamiento puede reducir distancias eléctricas y consumo.
UCIe intenta convertirse en el USB de los chiplets, pero todavía no lo es
UCIe cuenta con el respaldo de buena parte de la industria de semiconductores y pretende resolver uno de los problemas más difíciles del modelo chiplet: la interoperabilidad.
El objetivo teórico es atractivo. Un diseñador podría elegir distintos bloques especializados y combinarlos dentro de un encapsulado de forma parecida a cómo hoy se integran componentes mediante estándares externos.
En la práctica, la integración de chiplets sigue siendo mucho más compleja.
Aunque dos piezas de silicio utilicen UCIe, eso no significa que puedan conectarse automáticamente. Hay que resolver aspectos físicos, térmicos, eléctricos, de alimentación, coherencia, software y encapsulado.
Por eso el anuncio de AMD debe entenderse como un paso hacia sistemas más modulares, no como la llegada inmediata de un mercado donde cualquier chiplet pueda combinarse con cualquier otro.
Aun así, la incorporación de UCIe a Versal RF es relevante porque AMD está trasladando la arquitectura chiplet desde CPU y GPU hacia sistemas adaptativos especializados.
Y eso abre una posibilidad interesante: que en lugar de diseñar un nuevo SoC para cada aplicación de RF, comunicaciones o IA, las empresas puedan construir encapsulados personalizados a partir de bloques ya existentes.
Si UCIe consigue madurar como estándar y aumenta la oferta de chiplets comerciales compatibles, ese modelo puede reducir los tiempos de desarrollo de nuevos sistemas.
AMD empezará por determinados Versal RF y ha adelantado que añadirá UCIe a otros SoC adaptativos conforme avance el mercado. El verdadero examen llegará a partir de 2027, cuando estos diseños pasen de las arquitecturas anunciadas a encapsulados producidos a escala.
Preguntas frecuentes
¿Qué es UCIe?
UCIe, Universal Chiplet Interconnect Express, es un estándar abierto para conectar chiplets dentro de un mismo encapsulado mediante enlaces de alta velocidad y bajo consumo.
¿Cuántas interfaces UCIe soportarán los AMD Versal RF?
Determinados modelos soportarán hasta cuatro interfaces UCIe-SP y hasta dos UCIe-AP, con un ancho de banda agregado de varios terabits por segundo.
¿Qué tipo de chiplets podrán conectarse?
AMD contempla aceleradores de IA, CPU, GPU, convertidores RF, procesadores de comunicaciones, motores de seguridad y ASIC personalizados, además de otros componentes compatibles con UCIe.
¿Cuándo estarán disponibles los primeros Versal RF con UCIe?
AMD espera que los primeros chiplets de producción compatibles estén disponibles con determinados dispositivos Versal RF Series durante el cuarto trimestre de 2027.
