Dos equipos de investigación de Corea del Sur y Japón han presentado nuevas formas de integrar memoria para aceleradores de inteligencia artificial. Sus propuestas, denominadas V-Die y MOSAIC, colocan los chips de memoria DRAM en posición vertical, apoyados sobre uno de sus bordes, en lugar de acumularlos horizontalmente como hace la memoria de alto ancho de banda o HBM.

Las claves de V-Die y MOSAIC en 20 segundos

• Los dos proyectos colocan los chips DRAM de canto para aumentar capacidad y disipar mejor el calor.
• V-Die combina conexiones inferiores y refrigeración líquida entre chips.
• MOSAIC transmite datos mediante acoplamiento inductivo sin contacto físico.
• Ambos trabajos siguen en fase experimental y todavía deben demostrar coste, fiabilidad y rendimiento industrial.

Las investigaciones se presentaron en junio durante el IEEE/JSAP Symposium on VLSI Technology and Circuits 2026. Aunque nacieron de equipos independientes y emplean métodos de conexión diferentes, comparten una idea: el aumento continuo de la altura de las pilas HBM empieza a plantear problemas difíciles de resolver mediante la arquitectura convencional.

La HBM acerca varios chips de memoria dinámica de acceso aleatorio (DRAM) al procesador y los comunica mediante una interfaz muy ancha. Esta proximidad permite mover grandes cantidades de datos con más rapidez y menos consumo que la memoria instalada en módulos alejados de la GPU.

El sistema resulta adecuado para entrenar y ejecutar modelos de inteligencia artificial, que necesitan leer de forma continua parámetros, activaciones y datos temporales. Pero cada nueva capa añade complejidad. El calor generado en el interior debe atravesar silicio, materiales de unión y otras capas antes de alcanzar el sistema de refrigeración.

Las vías de silicio, conocidas como TSV por sus siglas en inglés, también ocupan una parte del chip. Estas conexiones metálicas atraviesan verticalmente las capas de memoria y transportan datos y energía, pero reducen el espacio disponible para las propias celdas DRAM. Una pila más alta puede ofrecer mayor capacidad, aunque también exige más conexiones y complica la evacuación del calor.

V-Die elimina las conexiones que atraviesan los chips

La propuesta V-Die procede de una colaboración en la que participan investigadores vinculados al Instituto Nacional de Ciencia y Tecnología de Ulsan (UNIST), el Instituto Avanzado de Ciencia y Tecnología de Corea (KAIST) y la Universidad Nacional de Hanbat.

El diseño gira 90 grados chips DRAM fabricados de forma convencional y los coloca sobre un sustrato junto al procesador. En vez de utilizar TSV, cada pieza incorpora sus propias entradas y salidas en el borde inferior. Las conexiones con el sustrato se distribuirían aproximadamente cada 20 micrómetros.

La eliminación de las vías verticales deja más superficie disponible para almacenar información. También evita que todos los chips dependan de una matriz común de conexiones que atraviese la pila completa. Según los cálculos del equipo, la disposición permitiría integrar hasta cuatro veces más enlaces que HBM4 y reducir un 37 % el tiempo de lectura de la memoria. Son resultados obtenidos mediante modelado, no mediciones sobre un sistema comercial.

La otra diferencia está en la refrigeración. V-Die deja espacios entre los chips verticales para introducir canales por los que circularía líquido refrigerante. El fluido pasaría cerca de las superficies que generan calor, en vez de depender únicamente de que la energía térmica ascienda a través de toda la estructura.

Las simulaciones apuntan a una temperatura de alrededor de 45 grados centígrados en las condiciones analizadas, frente a valores máximos superiores a 80 grados que pueden aparecer en configuraciones HBM densas. Esa comparación depende del diseño del encapsulado, el consumo y el sistema de refrigeración, así que no puede trasladarse directamente a cualquier acelerador.

El equipo también simuló una configuración con 16 chips, hardware comparable a sistemas basados en NVIDIA H100 y una carga similar a la de un modelo GPT-3. V-Die alcanzó 540 tokens por segundo, frente a 296 tokens por segundo para la configuración HBM4 utilizada como referencia y con la misma capacidad de memoria.

El tiempo hasta generar el primer token se redujo un 32 %, una diferencia equivalente a unos 24 milisegundos en el escenario evaluado. El resultado sugiere que una interfaz más ancha podría acelerar la inferencia, pero todavía debe validarse con un prototipo físico. Los investigadores trabajan en ese dispositivo para comprobar el comportamiento eléctrico y térmico del diseño.

MOSAIC usa conexiones inalámbricas a escala microscópica

El proyecto japonés MOSAIC, desarrollado por investigadores de la Universidad de Tokio junto con colaboradores de la Universidad de Tohoku y el instituto RIKEN, parte de una dificultad práctica distinta.

Cuando numerosos chips se colocan de canto, una pequeña variación en su grosor puede desplazar los puntos de conexión. Un error de pocos micrómetros en cada pieza acaba acumulándose y puede impedir que las almohadillas de señal coincidan correctamente con los contactos del sustrato.

MOSAIC evita parte de esa exigencia mediante acoplamiento inductivo. El sistema utiliza pequeñas bobinas enfrentadas para transmitir información a través de un espacio microscópico, sin que exista una unión metálica directa para cada señal. La corriente de una bobina genera un campo que induce la señal correspondiente en la otra.

Esta conexión tolera mejor los desplazamientos porque las bobinas no necesitan quedar superpuestas con la precisión que exige un contacto físico. La alimentación eléctrica sí utilizaría conexiones convencionales, menos numerosas y de mayor tamaño, situadas en los laterales de la estructura.

El prototipo presentado en el simposio alcanzó hasta 4 gigabits por segundo en cada canal. Los investigadores sostienen que una configuración de memoria colocada directamente sobre una GPU podría duplicar la capacidad de un sistema comparable basado en HBM4 sin recurrir a TSV. El trabajo fue seleccionado como candidato al premio al mejor artículo estudiantil del congreso.

Una configuración estudiada por el equipo reuniría 98 chips y ofrecería 294 GB de memoria. La disposición vertical deja amplias superficies de silicio expuestas y permite que el calor se desplace por ellas con menos obstáculos, aunque MOSAIC no incorpora los canales de líquido planteados por V-Die.

El grupo también ha construido una variante de MOSAIC con microconexiones físicas. Ese trabajo relacionado logró una alineación inferior a seis micrómetros y mostró una conductividad térmica hasta tres veces superior a la de una pila convencional, con aumentos de capacidad de hasta el 30 % en las configuraciones analizadas. Estos datos corresponden a una demostración distinta de la interfaz inductiva presentada en el simposio VLSI y no deben interpretarse como resultados de un único prototipo.

Dos propuestas prometedoras, pero aún lejos de las fábricas

V-Die y MOSAIC atacan el mismo límite desde ángulos diferentes. El proyecto surcoreano prioriza el ancho de banda, la densidad de conexiones y la refrigeración líquida. El japonés intenta resolver la dificultad de montar grandes cantidades de chips verticales sin exigir una alineación perfecta entre todos los contactos.

Ninguno está preparado para sustituir a la HBM comercial. V-Die sigue siendo una arquitectura evaluada principalmente mediante simulaciones y necesita demostrar que sus canales de refrigeración, conexiones inferiores y recorridos de señal funcionan en un encapsulado real.

MOSAIC dispone de hardware experimental, pero debe probar que la conexión inductiva puede escalar a miles de canales sin consumir demasiado espacio o energía. También quedan pendientes el rendimiento de fabricación, el coste, la reparación de enlaces defectuosos y la fiabilidad durante años de funcionamiento continuo.

La industria de la memoria continúa trabajando sobre la estructura HBM convencional, con más capas, nuevos chips base y mejoras en los materiales de unión y refrigeración. Las propuestas académicas no invalidan ese desarrollo, pero muestran que añadir altura puede dejar de ser la única forma de aumentar capacidad y ancho de banda.

La colocación lateral ofrece más superficie para extraer calor y permite reconsiderar cómo se conectan la memoria y el procesador. Su futuro dependerá menos de las cifras obtenidas en simulaciones que de la posibilidad de fabricar millones de unidades con rendimientos altos y costes asumibles.

Preguntas frecuentes

¿Qué diferencia hay entre V-Die y la memoria HBM?

HBM apila horizontalmente varios chips DRAM y los comunica mediante vías que atraviesan el silicio. V-Die coloca los chips de canto, elimina esas vías e incorpora conexiones inferiores y canales de refrigeración líquida.

¿Qué es MOSAIC en memoria para inteligencia artificial?

MOSAIC es una arquitectura que monta chips DRAM perpendicularmente a la GPU. Su interfaz experimental utiliza pequeñas bobinas para transmitir datos mediante acoplamiento inductivo sin contactos metálicos directos.

¿V-Die alcanza realmente 540 tokens por segundo?

La cifra procede de una simulación con 16 chips, una plataforma comparable a hardware H100 y una carga similar a GPT-3. Todavía no se ha confirmado en un acelerador comercial ni en un prototipo completo.

¿Cuándo podrían llegar estas memorias al mercado?

Los equipos no han anunciado una fecha comercial. Ambas tecnologías deben superar pruebas de fabricación, coste, consumo, rendimiento, refrigeración y fiabilidad antes de poder competir con HBM.