La memoria DRAM se acerca a una frontera técnica incómoda. Durante décadas, los fabricantes han logrado aumentar densidad y reducir coste por bit encogiendo las celdas, afinando litografía y mejorando materiales. Pero en la generación 1d, asociada a la séptima hornada de DRAM de clase 10 nm y al salto hacia geometrías cada vez más próximas al límite físico, esa receta empieza a quedarse corta.
Samsung Electronics y SK Hynix, los dos grandes fabricantes surcoreanos de memoria, preparan caminos distintos para superar ese atasco. Samsung investiga una DRAM apilada verticalmente en 16 capas, mientras SK Hynix trabaja en una estructura 4F² Vertical Gate que exprime la arquitectura más cercana al plano tradicional antes de dar el salto a una DRAM plenamente tridimensional. Ambas compañías presentarán avances en el VLSI Symposium de este año, uno de los foros técnicos más relevantes para procesos, dispositivos y memoria avanzada.
Samsung mira hacia arriba con una DRAM de 16 capas
La propuesta de Samsung se basa en una idea sencilla de explicar, aunque muy compleja de fabricar: si ya no queda espacio suficiente en horizontal, hay que crecer en vertical. Su tecnología VS-DRAM, siglas de Vertically Stacked DRAM, plantea apilar celdas de memoria en 16 niveles para aumentar la densidad sin depender únicamente de seguir reduciendo la anchura de las líneas.
El resumen técnico del VLSI Symposium 2026 indica que Samsung demostrará una DRAM vertical de 16 capas con transistores de celda Gate-All-Around y condensadores de almacenamiento horizontales. El uso de GAA resulta llamativo porque esta estructura, en la que la puerta rodea el canal del transistor, se ha asociado hasta ahora sobre todo a procesos lógicos de vanguardia por debajo de los 3 nm. En lógica, GAA permite controlar mejor la corriente y reducir fugas. En DRAM, el reto es mayor porque cada celda combina un transistor y un condensador.
Ese punto es el núcleo del problema. Una celda DRAM convencional almacena información como carga eléctrica en un condensador y utiliza un transistor para acceder a ella. Cuanto más se reduce la celda, más difícil resulta mantener suficiente carga, controlar fugas y evitar interferencias entre elementos vecinos. El condensador debe seguir siendo capaz de retener información de forma fiable, pero el espacio disponible se reduce generación tras generación.
Samsung intenta resolverlo tumbando el condensador, que tradicionalmente tiende a crecer en altura y a volverse más difícil de fabricar, y colocándolo en horizontal dentro de una arquitectura apilada. A esto suma un enfoque Peri-on-Cell, en el que la circuitería periférica se fabrica en una oblea separada y se une después a la oblea de celdas. La idea recuerda a los avances que ya se han visto en memoria NAND, donde mover la lógica bajo o junto a la matriz de memoria ha permitido ganar eficiencia de área.
El enfoque de Samsung apunta a una DRAM más cercana a la lógica de las memorias 3D, pero mantiene el desafío de llevar esa complejidad a producción con rendimiento, fiabilidad y costes aceptables. Apilar celdas no sirve de mucho si el proceso reduce demasiado el rendimiento de fabricación o introduce variabilidad eléctrica difícil de controlar.
SK Hynix apura el diseño 4F²
SK Hynix sigue una ruta diferente. Su apuesta inmediata se concentra en una estructura 4F² Vertical Gate DRAM, donde “F” representa la dimensión mínima del proceso. En términos prácticos, pasar de diseños habituales de 6F² a 4F² permite reducir el área de cada celda y aumentar la densidad potencial del chip. Algunas estimaciones del sector sitúan esa reducción de área en torno a un 30 % frente a arquitecturas convencionales, aunque el resultado final depende del proceso y del diseño concreto.
La compañía presentará en el VLSI Symposium las características eléctricas de su 4F² Vertical Gate DRAM, integrada con Bit-Line Shielding y Back Gate. El Bit-Line Shielding busca reducir el ruido de acoplamiento entre líneas de bit, una interferencia que se vuelve más problemática cuando las celdas están más cerca unas de otras. El Shared Back-Gate, por su parte, mejora el control del voltaje umbral del transistor y ayuda a estabilizar la operación de lectura y escritura.
SK Hynix también está investigando el adelgazamiento del die para que los circuitos funcionen de forma estable en configuraciones basadas en unión de obleas. Ese detalle no es menor. Si la DRAM de próxima generación va a depender de integrar matriz de memoria y circuitería periférica mediante técnicas de bonding, el espesor, la alineación, las tensiones mecánicas y la disipación térmica se convierten en variables críticas.
El fabricante ya había presentado en 2025 una hoja de ruta a largo plazo donde la plataforma 4F² VG aparecía como un paso hacia memorias DRAM de mayor integración, menor consumo y más velocidad. La diferencia respecto a Samsung está en el grado de ruptura. SK Hynix parece buscar una transición más gradual: reducir la celda y mejorar el control eléctrico antes de adoptar estructuras 3D más agresivas.
Por qué este cambio importa para la IA y la HBM
La batalla por la DRAM no es una cuestión académica. La demanda de memoria está creciendo por servidores de Inteligencia Artificial, aceleradores, HBM, CPUs de alto rendimiento y dispositivos móviles cada vez más exigentes. La HBM, que apila chips DRAM y los conecta con gran ancho de banda, se ha convertido en uno de los componentes más valiosos de los sistemas de IA. Pero su avance depende también de la evolución de las celdas DRAM de base.
Si la DRAM convencional no puede seguir escalando con suficiente densidad y eficiencia, el coste de aumentar capacidad se vuelve más difícil de contener. Esto afecta a módulos DDR, LPDDR, GDDR y HBM, aunque cada familia tenga prioridades distintas. En servidores de IA, donde memoria, ancho de banda, energía y espacio están bajo presión, cualquier mejora real en densidad o consumo puede tener consecuencias industriales importantes.
La generación 1c se ha visto como una culminación de la estructura convencional en muchos análisis del sector. A partir de 1d y de los nodos posteriores, encoger líneas ya no basta. Los fabricantes necesitan cambiar la geometría de la celda, mover circuitería, introducir bonding, mejorar materiales y controlar mejor fugas e interferencias. Por eso Samsung y SK Hynix están llevando a los foros técnicos propuestas que hasta hace pocos años habrían parecido más propias de laboratorios de investigación que de una hoja de ruta cercana.
El ganador no será necesariamente quien presente primero una estructura más llamativa, sino quien consiga fabricarla en volumen con buen rendimiento, costes razonables y compatibilidad con las necesidades de los clientes. En memoria, una idea brillante puede tardar años en convertirse en producto rentable. La industria está llena de tecnologías prometedoras que no lograron superar la barrera económica de la producción masiva.
La diferencia ahora es que el mercado tiene más presión que antes. La Inteligencia Artificial está absorbiendo capacidad de HBM, los centros de datos necesitan más memoria por servidor y los fabricantes buscan cada ventaja para mejorar margen y suministro. Si Samsung consigue demostrar que la DRAM vertical de 16 capas puede escalar, abriría una vía más radical. Si SK Hynix logra llevar 4F² VG a producción con estabilidad, podría ganar una transición más controlada y competitiva en coste.
La próxima DRAM no se decidirá solo en nanómetros. Se decidirá en arquitectura, integración vertical, unión de obleas, control de fugas y capacidad de fabricar millones de chips con pocas variaciones. La memoria, que durante años avanzó de forma casi invisible para el gran público, vuelve a estar en el centro de la computación avanzada.
Preguntas frecuentes
¿Qué es la DRAM 1d?
La DRAM 1d es una generación avanzada dentro de la clase de 10 nm. Representa una etapa en la que el escalado tradicional de las celdas empieza a exigir cambios estructurales más profundos.
¿Qué propone Samsung con la VS-DRAM?
Samsung investiga una DRAM apilada verticalmente en 16 capas, con transistores Gate-All-Around y condensadores horizontales, para aumentar densidad sin depender solo de reducir el tamaño en plano.
¿Qué es la DRAM 4F² Vertical Gate de SK Hynix?
Es una arquitectura que reduce el área de la celda DRAM mediante una estructura de puerta vertical. SK Hynix combina este enfoque con Bit-Line Shielding y Back Gate para mejorar estabilidad eléctrica.
¿Por qué estos avances son importantes para la Inteligencia Artificial?
Porque los sistemas de IA necesitan más memoria, más ancho de banda y mejor eficiencia energética. Si la DRAM no escala, también se encarecen y complican tecnologías como HBM y los servidores de alto rendimiento.
