Cadence ha conseguido la certificación de sus principales flujos de diseño para el proceso A14 de TSMC, una tecnología que la compañía taiwanesa tiene previsto llevar a producción en volumen en 2028. El acuerdo también amplía la colaboración en N2P y N3P y lleva las herramientas de diseño asistido por inteligencia artificial, los chiplets y el empaquetado 3D hacia sistemas de escala mucho mayor.

Las claves de Cadence y TSMC A14 en 20 segundos

• Cadence ya tiene certificados para A14 sus flujos digital, de signoff y de diseño custom/analógico.
• Virtuoso Studio puede automatizar la migración de diseños hacia A14 y A16, con hasta 2,5 veces menos iteraciones según Cadence.
• TSMC mantiene A14 en desarrollo y prevé producción en volumen en 2028, con más de un 20 % de densidad lógica adicional frente a N2.
• UCIe-64G ya ha llegado a tape-out en A14, mientras otros bloques de IP siguen en desarrollo.
• La colaboración también alcanza UALink, 3DFabric y sistemas con cientos de chiplets para cargas de IA y computación de alto rendimiento.

La noticia tiene más importancia para los equipos que diseñan los próximos procesadores que para quienes compran hardware hoy. Una certificación de este tipo significa que las herramientas de automatización de diseño electrónico, conocidas como EDA, han sido validadas para trabajar con las reglas y requisitos del proceso de fabricación de TSMC. Eso permite a los diseñadores avanzar hacia diseños reales mucho antes de que los chips A14 lleguen a producción masiva.

A14 deja de ser solo una tecnología futura para los diseñadores

TSMC presentó A14 en 2025 como su siguiente proceso de fabricación avanzado después de N2. La compañía prevé que entre en producción en volumen en 2028 y estima, frente a N2, hasta un 10-15 % más de rendimiento con el mismo consumo, o una reducción del 25-30 % del consumo manteniendo el mismo rendimiento, además de cerca de un 20 % más de densidad de chip.

La certificación de Cadence encaja en ese calendario. Los fabricantes de chips no pueden esperar a que una tecnología llegue a producción para comenzar a diseñarla. Antes tienen que adaptar arquitecturas, bibliotecas, circuitos analógicos, interconexiones, reglas físicas y procesos de verificación.

La certificación anunciada el 23 de septiembre cubre el flujo digital completo, las herramientas de signoff y los flujos custom y analógicos para A14 y A16. Entre las herramientas incluidas están Innovus para implementación física, Cerebrus para optimización mediante inteligencia artificial, Tempus para temporización, Voltus para integridad de alimentación, Quantus para extracción de parásitos y Pegasus para verificación física. Genus, utilizado para síntesis, figura como habilitado dentro del flujo.

TSMC mantiene además un programa específico de certificación de herramientas EDA para sus nodos avanzados. La documentación del fabricante incluye A14, A16, N2P y N3C entre las tecnologías cubiertas, con categorías que abarcan implementación física, temporización, potencia, electromigración, verificación, extracción RC, simulación y análisis térmico.

El registro público de TSMC disponible para julio de 2026 todavía mostraba categorías de A14 en distintos estados de certificación. Esa información es anterior al anuncio de septiembre y, por tanto, no debe interpretarse como una contradicción con la actualización posterior de Cadence.

El 2,5X de Cadence afecta a la migración analógica

Una de las cifras más llamativas del anuncio es una reducción de hasta 2,5 veces en las iteraciones de migración de diseños. Pero su alcance es mucho más concreto de lo que puede sugerir el titular.

Cadence atribuye ese dato a Virtuoso Studio y a sus funciones de generación de layout conforme a las reglas de diseño y migración automatizada hacia TSMC A16 y A14. La compañía asegura que estas funciones pueden reducir las iteraciones y mejorar la probabilidad de éxito en el primer intento para determinados diseños de sistemas en chip (SoC) destinados a inteligencia artificial, computación de alto rendimiento y dispositivos móviles.

Ese 2,5X no significa que un chip vaya a diseñarse o fabricarse 2,5 veces más rápido. Cadence no publica en el anuncio un diseño de referencia, una línea base ni una metodología detallada que permita reproducir la cifra. Por tanto, debe entenderse como una afirmación del fabricante aplicada a una parte concreta del flujo de diseño.

La migración analógica es especialmente delicada porque muchos circuitos no pueden trasladarse de un nodo a otro simplemente volviendo a sintetizar el diseño. Bloques como convertidores de datos, circuitos de entrada y salida o determinados sistemas de reloj requieren ajustes específicos para las características eléctricas y físicas de cada proceso.

Aquí es donde la automatización puede reducir parte del trabajo manual. Cadence ya había anunciado en abril que estaba integrando capacidades de IA agéntica en Virtuoso Studio para optimizar circuitos y preparar flujos de migración desde N2 hasta A14. En aquella fase, A14 todavía figuraba como una colaboración en curso, mientras N2 y A16 ya contaban con flujos certificados.

La nueva certificación supone, por tanto, un paso adicional: las capacidades de diseño que antes estaban en preparación para A14 pasan a formar parte de un flujo que Cadence presenta como certificado.

A14 todavía necesita más bloques de IP

Disponer de herramientas certificadas no significa que todo lo necesario para construir un chip A14 esté disponible. Los equipos de diseño también necesitan propiedad intelectual reutilizable, desde células estándar y controladores de memoria hasta interfaces de comunicación y bloques especializados.

En A14, Cadence sitúa todavía buena parte de ese trabajo en desarrollo. UCIe-64G, una tecnología de interconexión entre chiplets, ya ha alcanzado el tape-out, es decir, el diseño ha sido enviado a fabricación. En cambio, la IP de LPDDR6 sigue en desarrollo y Cadence espera disponer durante el cuarto trimestre de 2026 de parte de su IP Artisan Foundation y de bloques de señal mixta, incluidos células estándar, GPIO y compiladores de memoria.

El matiz de tape-out es importante. Que un diseño haya llegado a esa fase significa que se ha enviado a fabricación, pero no implica que el silicio ya haya sido probado, validado o esté disponible comercialmente.

En N2P la situación es más madura. Cadence afirma que sus flujos analógicos, digitales y de signoff están certificados para este proceso y que ya ha llevado a tape-out IP de DDR5, LPDDR5 y PCIe 6.0. La IP de PCIe 3.0 está prevista para esa misma fase durante el cuarto trimestre de 2026. UCIe-64G, por su parte, está en laboratorio sobre silicio N2P.

La diferencia muestra también el calendario de cada nodo: A14 está preparando el terreno para la siguiente generación de procesadores, mientras N2P concentra una parte más inmediata de los diseños que se están llevando a fabricación.

La IA entra también en las propias herramientas de diseño

La colaboración no se limita a certificar software para una nueva tecnología de fabricación. Cadence y TSMC están incorporando IA agéntica a los flujos de diseño.

Cadence utiliza el concepto de agent-ready para describir herramientas capaces de trabajar con objetivos de diseño y combinar razonamiento con análisis físicos. La compañía plantea estos sistemas para buscar compromisos entre rendimiento, consumo y superficie del chip, conocidos como PPA (Power, Performance and Area), además de aspectos relacionados con la fiabilidad.

Cerebrus ya forma parte del flujo de implementación para optimizar determinados aspectos del diseño y Virtuoso Studio incorpora capacidades de IA para el diseño custom y analógico. Sin embargo, el anuncio de septiembre no aporta una medición independiente que permita cuantificar cuánto tiempo o recursos ahorra la IA agéntica en un diseño completo.

El dato cuantitativo más concreto sigue siendo el de hasta 2,5 veces menos iteraciones en la migración analógica anunciada por Cadence.

Cientos de chiplets para los futuros sistemas de IA

La otra gran pieza del anuncio está en el empaquetado avanzado. Cadence amplía su soporte para TSMC 3DFabric y afirma que sus soluciones pueden trabajar con TSMC SoW-X, un enfoque de integración a escala de oblea que contempla sistemas con cientos de chiplets y millones de conexiones.

También se habilita el diseño de paquetes CoWoS-L de hasta cinco veces el tamaño de un retículo de exposición. La integración contempla tecnologías como SoIC, condensadores MIM, reguladores de tensión integrados, bases lógicas para HBM y el propio sustrato.

Para los sistemas de IA esto resulta relevante porque el rendimiento de un acelerador no depende únicamente del procesador. La comunicación entre chips, la memoria de alto ancho de banda y el consumo energético de las interconexiones son partes cada vez más importantes de los sistemas de cómputo.

Cadence también ha certificado un flujo de autoruteado entre chiplets basado en simulación previa, utilizando Allegro Substrate Router y OmniRoute Advanced Interconnect Router. El objetivo es generar rutas que tengan en cuenta la integridad de señal y los requisitos de UCIe en arquitecturas CoWoS.

En N3P, la compañía ha demostrado además una solución UALink. Este estándar está pensado para conectar aceleradores de IA dentro de sistemas de servidores y permitir que diferentes chips trabajen juntos. Cadence no ha publicado en este anuncio cifras concretas de ancho de banda, latencia o consumo de la demostración, por lo que no es posible extraer de ella una mejora cuantitativa del rendimiento.

La compañía también ha habilitado la integración de TSMC-COUPE, la tecnología fotónica de TSMC, con su IP SerDes de 224G. El objetivo es conectar las capacidades ópticas y eléctricas necesarias para sistemas que necesitan mover grandes cantidades de datos entre componentes.

El resultado es una colaboración que abarca varias capas del desarrollo de los próximos chips de IA: desde la síntesis y el diseño físico hasta la verificación, las interfaces entre chiplets y el empaquetado de sistemas a gran escala.

A14 todavía no llegará a producción en volumen hasta 2028, según el calendario de TSMC. Pero para entonces buena parte de las decisiones de arquitectura, IP y diseño ya tendrán que estar tomadas. La certificación de Cadence muestra precisamente ese adelanto del calendario: mientras el silicio todavía está a años de llegar a grandes volúmenes, las herramientas que permiten diseñarlo ya están entrando en fase de producción.

Preguntas frecuentes

¿Qué significa que Cadence haya certificado sus herramientas para TSMC A14?

Significa que los flujos de diseño de Cadence han sido validados para trabajar con los requisitos del proceso A14 de TSMC. La certificación cubre los flujos digital, de signoff y custom/analógico.

¿Cuándo fabricará TSMC chips A14 en volumen?

TSMC mantiene 2028 como objetivo para la producción en volumen de A14. La compañía ha señalado que el desarrollo avanza según lo previsto.

¿Qué significa la reducción de iteraciones de hasta 2,5 veces?

Es una cifra comunicada por Cadence para las funciones de migración automatizada de Virtuoso Studio en determinados diseños analógicos hacia A14 y A16. No significa que el desarrollo completo de un chip sea 2,5 veces más rápido.

¿Qué tecnologías de IA aparecen en la colaboración?

Cadence está incorporando capacidades de IA agéntica en herramientas como Cerebrus y Virtuoso Studio y trabaja con TSMC en flujos orientados a objetivos para diseño de chips y sistemas 3D-IC.