AMD ha puesto cifras al potencial de una de las tecnologías que podrían cambiar la memoria de los futuros aceleradores de inteligencia artificial. La compañía estima que una arquitectura DRAM 3D conectada mediante hybrid bonding podría ser hasta 17 veces más eficiente energéticamente que una pila HBM basada en microbumps. El planteamiento resulta atractivo para sistemas donde mover datos consume cada vez más energía, aunque todavía existen importantes problemas térmicos, de fabricación y fiabilidad que impiden hablar de una sustitución próxima de HBM.

Las claves de la DRAM 3D en 20 segundos

• AMD estima hasta 17 veces más eficiencia energética frente a HBM con microbumps.
• La propuesta acerca físicamente la DRAM al procesador mediante conexiones de cobre mucho más densas.
• El hybrid bonding reduce la distancia y la energía necesaria para mover cada bit.
• Temperatura, rendimiento de fabricación y contaminación siguen siendo grandes obstáculos.
• HBM continuará siendo esencial en las próximas generaciones de aceleradores de IA.

La cifra debe interpretarse además con cierta cautela. AMD no ha anunciado un producto comercial de memoria DRAM 3D con esa ventaja ni una fecha para llevarlo al mercado. Se trata de una estimación sobre las posibilidades de una arquitectura basada en unión híbrida, no de afirmar que exista ya una memoria comercial que consuma 17 veces menos que HBM.

La propia estrategia actual de AMD demuestra que HBM sigue lejos de quedar obsoleta. La arquitectura CDNA 5 integra 432 GB de HBM4 repartidos en 12 pilas y alcanza 23,3 TB/s de ancho de banda. AMD también anunció en marzo una colaboración con Samsung para el suministro de HBM4 destinado a sus aceleradores Instinct MI455X.

La cuestión está más adelante: qué ocurre cuando seguir aumentando capacidad, ancho de banda y número de pilas HBM empieza a encontrar límites físicos y energéticos.

De colocar la memoria al lado del procesador a situarla encima o debajo

HBM ya utiliza una arquitectura tridimensional. Varias capas de DRAM se apilan verticalmente y se comunican mediante vías a través del silicio, conocidas como TSV (Through-Silicon Vias). Posteriormente, las pilas se colocan junto al procesador dentro de un encapsulado avanzado.

La ventaja frente a DDR convencional es considerable. AMD, por ejemplo, atribuye a sus Versal HBM con HBM2e hasta seis veces más ancho de banda y un 65 % menos de consumo por bit que determinadas configuraciones de Versal Premium con memoria externa.

La DRAM 3D lleva esa proximidad bastante más lejos.

En lugar de mantener la memoria apilada junto al procesador y comunicarse con él a través del encapsulado, la idea consiste en integrar lógica y memoria verticalmente, reduciendo mucho la distancia física que deben recorrer los datos.

Aquí entra el hybrid bonding o unión híbrida.

Las generaciones actuales de HBM recurren principalmente a pequeñas conexiones físicas conocidas como microbumps. Funcionan, pero imponen límites sobre la distancia mínima entre conexiones, la densidad de interconexión y la eficiencia energética.

El hybrid bonding elimina esos pequeños puntos de soldadura y establece conexiones directas cobre con cobre entre las superficies de los chips.

La consecuencia potencial es una densidad de conexiones muy superior. Al existir miles o millones de enlaces extremadamente cortos, cada uno puede trabajar a una velocidad relativamente moderada y aun así proporcionar un enorme ancho de banda agregado.

Eso reduce también la energía necesaria para mover cada bit.

Y esa variable está adquiriendo tanta importancia como la capacidad de cálculo.

Los aceleradores de IA pueden realizar enormes cantidades de operaciones por segundo, pero necesitan alimentar continuamente sus unidades de cálculo con pesos, activaciones y otros datos. Si trasladar esa información entre memoria y procesador consume demasiada electricidad, mejorar únicamente las unidades de cálculo deja de resolver el problema.

El ejemplo de d-Matrix muestra hacia dónde puede dirigirse la memoria

La idea ya ha comenzado a salir de los laboratorios.

d-Matrix presentó recientemente Raptor, un acelerador para inferencia de IA que combina un chip de cálculo fabricado en 4 nanómetros con una DRAM diseñada específicamente para el sistema.

Ambos componentes están unidos verticalmente.

La compañía ha medido aproximadamente 0,37 picojulios por bit en su interfaz vertical, frente a alrededor de 2,4 pJ/bit utilizados como referencia para trasladar información hacia el base die de HBM4.

El sistema alcanza, según los datos presentados por d-Matrix, 100 TB/s de ancho de banda con 32 GB de memoria por tarjeta. Son cifras proporcionadas por el fabricante y corresponden a una arquitectura diferente de la propuesta teórica atribuida a AMD, por lo que no deben confundirse con la mejora de 17 veces. Sí muestran, sin embargo, por qué la integración vertical está despertando tanto interés.

Samsung también estudia una evolución similar. En Hot Chips 2026 mostró una estrategia en la que futuras generaciones podrían integrar cada vez más lógica dentro del subsistema de memoria y, a largo plazo, colocar DRAM directamente sobre el procesador.

La compañía reconoce al mismo tiempo el problema que aparece inmediatamente al hacerlo: el calor.

El calor es precisamente el gran enemigo de esta arquitectura

Colocar memoria encima de un procesador parece sencillo sobre un esquema, pero un acelerador de IA puede disipar cientos de vatios.

La DRAM es sensible a la temperatura. Sus celdas almacenan información mediante pequeñas cargas eléctricas que necesitan refrescarse periódicamente. Cuando aumenta la temperatura, la retención de esas cargas puede deteriorarse y aumentar las necesidades de refresco.

Existe además un segundo problema térmico durante la propia fabricación.

El hybrid bonding requiere superficies extremadamente planas y limpias. Después del contacto inicial entre los materiales se utilizan procesos térmicos para conseguir una unión fiable entre las conexiones de cobre.

Esas temperaturas pueden afectar a las características de la DRAM.

Resolver el problema implica encontrar procesos de unión que trabajen con presupuestos térmicos compatibles con la memoria y que, al mismo tiempo, produzcan conexiones fiables durante toda la vida útil del dispositivo.

También debe resolverse cómo extraer posteriormente el calor del conjunto.

Una posibilidad consiste en invertir la arquitectura. En lugar de colocar la memoria sobre la lógica que más calor genera, pueden diseñarse configuraciones en las que la DRAM quede debajo del procesador o donde el flujo térmico encuentre un camino más directo hacia el sistema de refrigeración.

No existe una solución universal porque intervienen densidad de potencia, número de capas, materiales, refrigeración y diseño del encapsulado.

Una mota microscópica puede convertir el chip en defectuoso

El otro desafío es menos visible, pero puede resultar igual de importante económicamente.

El hybrid bonding exige una planaridad y limpieza extraordinariamente altas.

Las superficies deben alinearse con enorme precisión para que las conexiones de cobre coincidan. Una contaminación de apenas unos nanómetros puede impedir que determinadas zonas se unan correctamente.

Ese problema adquiere otra dimensión cuando se fabrican millones de componentes.

Una tecnología puede funcionar perfectamente en laboratorio y resultar económicamente inviable si el porcentaje de chips defectuosos es demasiado elevado. Cuantas más capas se añaden y más complejas son las conexiones, más importante se vuelve el rendimiento de fabricación o yield.

La industria lleva años desarrollando hybrid bonding para diferentes aplicaciones y ya existen usos comerciales, pero trasladarlo a estructuras complejas de lógica y múltiples capas de DRAM introduce nuevos problemas de rendimiento, coste, inspección, fiabilidad y disipación térmica.

Por eso resulta prematuro presentar la DRAM 3D como sustituta inmediata de HBM.

HBM todavía tiene mucho recorrido

La búsqueda de alternativas tampoco significa que HBM haya llegado a su final.

HBM4 está empezando a desplegarse en aceleradores de nueva generación y los fabricantes trabajan en evoluciones posteriores. El propio hybrid bonding puede terminar utilizándose también dentro de futuras generaciones HBM.

AMD está apostando precisamente por HBM4 para CDNA 5, mientras que Samsung, SK hynix y otros fabricantes investigan estructuras cada vez más integradas.

El escenario más probable no es una sustitución repentina, sino una evolución progresiva.

HBM puede continuar aumentando capacidad y ancho de banda mientras aparecen arquitecturas especializadas con DRAM directamente integrada con la lógica. También existen otras vías, desde memoria próxima al cálculo hasta CXL (Compute Express Link) para ampliar o compartir grandes cantidades de memoria.

La razón de fondo es la misma: en los sistemas de IA ya no basta con fabricar procesadores capaces de calcular más rápido.

También hay que mover cantidades gigantescas de información entre memoria y unidades de cálculo, y hacerlo consumiendo una cantidad razonable de energía.

Una DRAM 3D capaz de acercarse a la mejora planteada por AMD cambiaría esa ecuación. Pero antes tendrá que demostrar que puede fabricarse a gran escala, funcionar durante años bajo altas cargas térmicas y ofrecer suficiente capacidad a un coste competitivo.

Hasta entonces, esos 17 veces representan el potencial de una arquitectura, no las prestaciones de una memoria que pueda comprarse hoy.

Preguntas frecuentes

¿Qué es la memoria DRAM 3D?

Es una arquitectura que busca integrar capas de DRAM verticalmente y extremadamente cerca de la lógica de procesamiento. El objetivo es reducir la distancia que recorren los datos y aumentar mucho la densidad de conexiones entre memoria y procesador.

¿Es realmente 17 veces más eficiente que HBM?

AMD ha señalado un potencial de hasta 17 veces frente a una arquitectura HBM basada en microbumps. No debe interpretarse como una comparación entre dos productos comerciales equivalentes ni como una mejora ya disponible en aceleradores.

¿Va a desaparecer HBM por la llegada de la DRAM 3D?

No a corto plazo. HBM4 forma parte de las próximas generaciones de aceleradores de IA y continúa evolucionando. La DRAM 3D representa una posible dirección para arquitecturas futuras.

¿Qué impide fabricar actualmente DRAM directamente sobre los procesadores?

Entre los principales obstáculos están la temperatura, la sensibilidad de la DRAM durante el proceso de fabricación, la precisión requerida por el hybrid bonding, el rendimiento de fabricación y la extracción de calor cuando memoria y lógica están apiladas.