La guerra de la Inteligencia Artificial ya no se libra solo en el nodo de fabricación o en el rendimiento de las GPU. Cada vez más, una parte decisiva del pulso industrial está en el empaquetado avanzado, el terreno donde se integran varios chips, HBM e interconexiones dentro de un mismo módulo. En ese contexto, UBS ha lanzado una lectura que puede marcar el tono de los próximos años: TSMC estaría acelerando el desarrollo de CoPoS, una tecnología de empaquetado basada en paneles, para competir con EMIB-T, la apuesta de Intel para encapsulados de gran tamaño orientados a IA.

Conviene introducir un matiz desde el principio. Lo que hay sobre la mesa no es un anuncio oficial de TSMC fijando una fecha pública de producción en masa para CoPoS, sino una interpretación de UBS basada en “feedback de la industria”, que apunta a una posible entrada en producción en 2028. TSMC sí reconoce públicamente el desarrollo de CoPoS en documentación de empleo y mantiene un discurso muy activo sobre su plataforma 3DFabric y sobre CoWoS, pero en las fuentes oficiales consultadas no ha detallado todavía un calendario comercial completo para CoPoS.

Por qué el empaquetado avanzado se ha convertido en el nuevo campo de batalla

Durante años, el foco del mercado estuvo casi siempre en los procesos litográficos. Ahora ese eje se ha desplazado. El crecimiento de los chips para IA y HPC ha llevado a un punto en el que el empaquetado importa tanto como el silicio, porque determina cuántos chiplets, cuánta memoria HBM y qué ancho de banda pueden convivir dentro de un mismo módulo. Intel lo está subrayando con bastante claridad en su discurso como foundry: su material oficial presenta EMIB-T como una tecnología pensada para dispositivos “ultra-large form factor”, con más de 6 veces el tamaño de retícula hoy, más de 8 veces este año y más de 12 veces en 2028.

TSMC, por su parte, sigue presentando CoWoS como una de las piezas centrales de su oferta 3DFabric para IA y supercomputación. La compañía describe CoWoS como su plataforma de referencia para integrar lógica y HBM sobre interposer de silicio, y en su web corporativa sigue situando a CoWoS, SoIC y SoW como los pilares visibles de su hoja de ruta de encapsulado avanzado. Lo relevante aquí es que CoPoS aparece como la siguiente derivada lógica: mover parte de esa integración desde el formato wafer hacia paneles rectangulares más grandes para ganar superficie útil y, potencialmente, mejorar la economía del paquete.

Ese cambio no es menor. El límite físico de los wafers circulares empieza a pesar más cuando los encapsulados crecen mucho por la combinación de varias matrices lógicas y pilas de memoria. La tesis de UBS y de otros analistas del sector es que el panel-level packaging puede aliviar parte de esa presión, aumentar la superficie aprovechable y reducir algunos costes frente a soluciones equivalentes basadas en wafer. Es una idea que lleva tiempo rondando el sector, pero que ahora gana urgencia por el tamaño creciente de los chips para IA.

Lo que está confirmado y lo que sigue siendo previsión de analistas

Aquí es donde conviene separar bien los hechos de las inferencias. De TSMC sí está confirmado que trabaja en CoPoS: una oferta de empleo publicada por la compañía habla explícitamente de “advanced panel level packaging development for CoPoS technology”. Eso demuestra que el proyecto existe y que no es una simple invención del mercado. También está confirmado que TSMC sigue invirtiendo en su ecosistema de empaquetado avanzado y que su Technology Symposium 2026 vuelve a poner el foco en 3DFabric, CoWoS, SoIC y SoW.

Lo que no está confirmado por TSMC en las fuentes revisadas es la fecha exacta de producción masiva en 2028. Esa previsión aparece en análisis de mercado y en la lectura atribuida a UBS, pero no en un comunicado oficial de TSMC. Lo mismo ocurre con la asociación directa entre CoPoS y una hipotética futura generación concreta de NVIDIA, como Feynman en la segunda mitad de 2028: esa relación se mueve hoy en el terreno de la previsión industrial y la especulación razonada, no en el de una hoja de ruta pública confirmada por NVIDIA.

Con Intel pasa algo parecido, aunque con otro matiz. La compañía sí está siendo mucho más agresiva en su narrativa sobre EMIB-T. En marzo, Intel describió EMIB-T como su respuesta para encapsulados ultra grandes, combinando las ventajas de EMIB con TSVs para mejorar alimentación e interconexión, y aseguró que la tecnología escalará más allá de 12 veces el tamaño de retícula en 2028. Lo que no aparece fijado con la misma claridad en la documentación oficial consultada es una fecha cerrada y pública de “mass production” para EMIB-T en H2 2027 o 2028, aunque ese horizonte sí circula en informes de analistas y medios financieros.

Intel está ganando tracción y eso cambia la presión sobre TSMC

La hipótesis de UBS no surge en el vacío. En los últimos días ha crecido el ruido de mercado alrededor de Intel Foundry y su negocio de empaquetado avanzado. TrendForce ha recogido que Intel estaría ganando tracción frente a TSMC en packaging para IA mientras Google y Amazon estudian opciones basadas en EMIB, y distintos medios financieros han apuntado a conversaciones con hiperescalares interesados en vías alternativas a la saturación de CoWoS. Aunque no todos esos movimientos están cerrados ni confirmados oficialmente en detalle, sí reflejan una tendencia: Intel ya no quiere ser solo un actor secundario en encapsulado, sino usar EMIB y EMIB-T como una palanca competitiva real.

Ese punto importa mucho porque TSMC llega a esta fase como líder claro en advanced packaging para IA, pero también con un problema evidente: la demanda de CoWoS lleva tiempo estirando su capacidad. Precisamente por eso cualquier alternativa que permita encapsulados más grandes o una escalabilidad distinta gana valor estratégico. Si Intel consigue convencer a más clientes de que su propuesta es competitiva para paquetes monstruosos de IA, TSMC tendrá más incentivos para acelerar el salto desde CoWoS hacia fórmulas como CoPoS.

En otras palabras, el desafío para TSMC no es solo técnico. También es comercial y geopolítico. Intel quiere venderse como una opción estadounidense con tecnología de packaging diferenciada, mientras TSMC sigue siendo el referente industrial del sector. En ese tablero, panel-level packaging puede convertirse en una forma de proteger liderazgo, ganar flexibilidad de área y preparar la siguiente ola de chips para IA, que exigirán todavía más integración, más HBM y encapsulados mucho más grandes que los actuales.

El fondo del asunto: la IA está empujando el paquete al centro del negocio

La lectura más importante quizá no esté en CoPoS o EMIB-T por separado, sino en lo que revelan juntos. El empaquetado ha dejado de ser una fase posterior y casi invisible para convertirse en uno de los grandes cuellos de botella y diferenciadores del negocio de la IA. A partir de aquí, quien controle mejor la integración física de varios dados, memoria y alimentación tendrá una ventaja clara no solo en coste, sino también en rendimiento, tamaño y escalabilidad.

Por eso el informe de UBS merece atención aunque parte de él siga en el terreno de la previsión. No tanto porque confirme una fecha exacta, sino porque apunta a una realidad más amplia: TSMC e Intel ya no compiten solo por nodos o clientes, sino por definir cuál será la arquitectura industrial del gran paquete de IA de la segunda mitad de la década. Y ahí el próximo gran salto puede no salir del wafer, sino del panel.

Preguntas frecuentes

¿Qué es CoPoS y en qué se diferencia de CoWoS?
CoPoS significa Chip on Panel on Substrate y se plantea como una evolución hacia empaquetado sobre paneles rectangulares, frente a CoWoS, que es la plataforma de TSMC basada en Chip on Wafer on Substrate y en interposer de silicio. La diferencia clave está en el soporte físico y en la posible ganancia de superficie útil para paquetes más grandes.

¿TSMC ha confirmado oficialmente que CoPoS entrará en producción masiva en 2028?
No en las fuentes oficiales revisadas. Lo que sí está confirmado es que TSMC desarrolla CoPoS y mantiene trabajo activo en panel-level packaging, pero la fecha de 2028 aparece hoy principalmente en análisis de mercado y notas de analistas como UBS.

¿Qué es EMIB-T y por qué preocupa a TSMC?
EMIB-T es la evolución de Intel de su tecnología EMIB para encapsulados ultra grandes, añadiendo TSVs en el puente para mejorar alimentación e integración. Intel la presenta como una ruta escalable para superar 8 veces el tamaño de retícula este año y más de 12 veces en 2028, algo muy relevante para paquetes masivos de IA.

¿Está confirmado que NVIDIA usará CoPoS en una futura generación como Feynman?
No. Esa asociación aparece en análisis y comentarios del mercado, pero no en una hoja de ruta pública confirmada por NVIDIA en las fuentes revisadas. Debe tratarse, por ahora, como una hipótesis de analistas.