TSMC ha aprovechado su foro Open Innovation Platform (OIP), celebrado hace unos días en Ámsterdam, para enviar un mensaje claro al mercado: la próxima gran batalla de la inteligencia artificial no se jugará solo en las GPU, sino en la memoria de alto ancho de banda. La compañía taiwanesa ha detallado su estrategia para la generación HBM4/HBM4E, con un nuevo “C-HBM4E” personalizado que combina un base die en nodo N3P (3 nm mejorado) y una integración mucho más estrecha entre lógica y DRAM.
Según datos recopilados por TrendForce y presentados por TSMC, el objetivo es ambicioso: multiplicar por dos la eficiencia energética frente a los procesos DRAM actuales, al tiempo que se reduce la tensión de funcionamiento hasta 0,75 V en las configuraciones más avanzadas.
HBM4 estándar: base die en N12 y un 50 % más de eficiencia
Hasta ahora, los fabricantes de memoria (Micron, Samsung, SK hynix) diseñaban y producían ellos mismos el base die de HBM, utilizando procesos DRAM clásicos. Con HBM4, TSMC cambia las reglas del juego: ofrecerá base dies estándar fabricados en su nodo lógico N12, un proceso mucho más avanzado que el utilizado en HBM3E.
Ese salto de proceso permite bajar la tensión de 1,1 V a 0,8 V, lo que, según los datos presentados, se traduce en una mejora de eficiencia cercana a 1,5× frente a la generación anterior. En la práctica, esto supone menos calor por bit transferido y mayor margen para seguir subiendo frecuencias y anchos de banda sin disparar el consumo.
Para los fabricantes de memoria, el modelo es claro: pueden centrarse en apilar las capas de DRAM y dejar a TSMC la lógica de base y el PHY estándar para HBM4, reduciendo complejidad y aprovechando nodos lógicos de vanguardia.
C-HBM4E: lógica N3P, 0,75 V y controlador integrado en la propia pila
El paso realmente disruptivo llega con C-HBM4E (Custom HBM4E), la variante personalizada que TSMC plantea para la segunda oleada de productos, a partir de 2027. En este caso, el base die da un salto al nodo N3P (3 nm de alto rendimiento) y baja aún más la tensión de servicio, de 0,8 V a 0,75 V.
TSMC afirma que, combinando este nodo con el nuevo diseño de lógica, la solución C-HBM4E puede ofrecer hasta 2× de mejora en eficiencia energética respecto a los procesos DRAM que alimentan a la HBM3E actual. El dato es especialmente relevante en un momento en el que muchos centros de datos de IA se topan con límites físicos de potencia en sus instalaciones.
Además, en C-HBM4E el base die no se limita a gestionar señales: integra directamente los controladores de memoria, que hoy residen en el SoC al que se conecta la HBM (GPU, TPU o acelerador dedicado). Esto convierte al base die en un bloque lógico mucho más complejo y transforma el PHY en una solución totalmente personalizada, ajustada a las necesidades del cliente.
Para los grandes diseñadores de chips, esto abre la puerta a configuraciones donde parte de la inteligencia de gestión de memoria se desplaza a la propia pila HBM, liberando área en el die principal y reduciendo la longitud de los caminos de señal, con beneficios tanto en latencia como en consumo.
Micron y SK hynix se suben al carro: TSMC se queda con el base die de HBM4E
La nueva estrategia de TSMC no es solo un ejercicio de PowerPoint: ya tiene nombres y fechas. Durante la presentación de resultados de septiembre, Micron confirmó que se apoyará en TSMC para fabricar el base die lógico de sus memorias HBM4E, tanto en versiones estándar como personalizadas, con producción en volumen prevista para 2027.
TrendForce y otros medios asiáticos apuntan a que SK hynix también prepara sus primeros productos HBM4E personalizados con TSMC como socio de foundry. Para las gamas de servidor generalistas, la coreana utilizaría un proceso de clase 12 nm, mientras que las versiones “premium”, destinadas a las GPU tope de gama de NVIDIA y a las TPU de Google, darían el salto a nodos de 3 nm.
El patrón es claro: los tres grandes de la HBM (Samsung, SK hynix y Micron) se reparten el negocio de la DRAM apilada, mientras TSMC se consolida como proveedor casi inevitable de la lógica de base y del empaquetado avanzado. Es una especie de “bucle infinito” de cómputo de IA en el que la foundry taiwanesa cobra protagonismo incluso en un terreno históricamente dominado por las empresas de memoria.
CoWoS-L: hasta 12 pilas de HBM3E/HBM4 para los aceleradores de 2026–2027
La otra pieza clave del anuncio de TSMC está en el packaging. La compañía repasó la evolución de su familia CoWoS (Chip on Wafer on Substrate):
- CoWoS-S empezó en 2016 con un límite de retícula 1,5× y 4 pilas HBM en nodo N16; hoy se ha estirado hasta 3,3× el límite de retícula con hasta 8 pilas HBM en nodos N5/N4.
- CoWoS-R introduce interconexiones más rápidas y soporte para chips en N3.
- La nueva generación CoWoS-L apunta a un 5,5× del límite de retícula, unos 4.500 mm² de superficie efectiva, con soporte para hasta 12 pilas de HBM3E/HBM4 en un solo paquete, orientado a aceleradores de IA de 2026 como AMD Instinct MI450X o la plataforma Vera Rubin de NVIDIA.
Para 2027, TSMC ya habla de una versión CoWoS-L sobre nodo A16 con un límite de retícula efectivo de 9,5× y más de 12 pilas HBM, pensada para la siguiente ola de aceleradores con HBM4E y configuraciones de memoria y ancho de banda aún más extremas.
En paralelo, tecnologías como InFO (Integrated Fan-Out) y SoW (System on Wafer) se reservan para casos más específicos, como los wafer-scale de Cerebras, mientras que SoIC (3D stacking) permite apilar SRAM o chiplets lógicos en 3D con bump pitch de apenas 5–6 µm y decenas de millones de microbumps por paquete.
3Dblox y el reto de diseñar chips con 100 millones de microbumps
Este tipo de empaquetados 2,5D y 3D tiene una consecuencia directa: la complejidad del diseño físico se dispara. TSMC habló de paquetes que ya superan los 100 millones de microbumps: CoWoS-S ronda los 15 millones, CoWoS-L puede acercarse a los 50 millones y soluciones SoW llegar a los 400 millones. El bump pitch se está reduciendo desde unos 9 µm hasta el entorno de los 5 µm en chiplets avanzados.
Para gestionar este rompecabezas, la foundry ha desarrollado 3Dblox, un lenguaje de descripción que permite definir construcciones jerárquicas de chiplets, interposers y sustratos, verificar una única vez las interfaces (incluidos los millones de microbumps) y reutilizar esos bloques verificados en múltiples diseños. De este modo, los cambios de floorplan o de topología de chiplets no obligan a reiniciar toda la verificación desde cero, algo clave para no alargar aún más ciclos de diseño que ya son de por sí muy largos.
Implicaciones para los centros de datos de IA y el consumo energético
El mensaje de fondo de TSMC es nítido: la eficiencia energética se está convirtiendo en el cuello de botella de la IA a gran escala. No basta con lanzar chips más potentes; es necesario reducir drásticamente los vatios por terabyte/segundo de ancho de banda de memoria.
Si los base dies estándar de HBM4 en N12 aportan una mejora del 50 % en eficiencia, y las variantes C-HBM4E sobre N3P logran acercarse a un 2× adicional frente a HBM3E, los grandes operadores de centros de datos podrían recortar varios megavatios por clúster de entrenamiento en la próxima ola de sistemas, simplemente por el lado de la memoria.
Al mismo tiempo, al integrar controladores y lógica específica en el base die, los diseñadores de GPU y aceleradores (AMD, NVIDIA, Google, etc.) ganan margen para dedicar más área del die principal al cómputo y menos a la gestión de memoria, manteniendo o incluso reduciendo la envolvente térmica total.
De cara a 2026–2027, cuando lleguen al mercado sistemas como AMD Instinct MI400 con 432 GB de HBM4 y hasta 19,6 TB/s de ancho de banda o los Rubin/Vera Rubin de NVIDIA con HBM4 y CoWoS-L, la combinación de HBM4/HBM4E + empaquetado CoWoS-L + base dies de TSMC en N12/N3P será uno de los pilares sobre los que se apoye la próxima generación de superclústeres de IA.
Preguntas frecuentes sobre C-HBM4E, HBM4 y el papel de TSMC
¿Qué es exactamente C-HBM4E de TSMC?
C-HBM4E (Custom HBM4E) es la propuesta de TSMC para la generación HBM4E: una pila de memoria HBM en la que el base die se fabrica en nodo N3P, integra el controlador de memoria y utiliza un PHY totalmente personalizado. Frente a HBM4 estándar, ofrece menor tensión (0,75 V) y aproximadamente el doble de eficiencia energética respecto a los procesos DRAM empleados en HBM3E.
¿En qué se diferencia HBM4 estándar de HBM4E personalizada (C-HBM4E)?
HBM4 estándar usará base dies lógicos de TSMC en N12, con tensión en torno a 0,8 V y un PHY estandarizado, lo que facilita su adopción por parte de varios fabricantes de memoria. C-HBM4E da un salto a 3 nm (N3P), integra el controlador de memoria en la propia pila y permite diseños a medida por cliente, con una bajada adicional de tensión a 0,75 V y más margen de optimización para cargas de IA muy exigentes.
¿Qué ganan Micron y SK hynix al delegar el base die en TSMC?
Al externalizar el base die lógico a TSMC, Micron y SK hynix pueden concentrarse en lo que mejor hacen: desarrollar DRAM densa y fiable. A cambio, acceden a nodos lógicos mucho más avanzados (N12, N3P) sin tener que invertir ellos mismos en esa capacidad. Además, pueden ofrecer a sus clientes opciones estándar y personalizadas de HBM4E con una integración más estrecha entre memoria y aceleradores de IA.
¿Por qué es tan importante CoWoS-L para los aceleradores de IA de 2026 y 2027?
CoWoS-L permite paquetes enormes (hasta 5,5× el límite de retícula en 2026 y 9,5× en 2027) con hasta 12 pilas de HBM3E/HBM4, decenas de millones de microbumps y varios chiplets de cómputo. Esa combinación es la que hace posible cifras como 432 GB de HBM4 y casi 20 TB/s de ancho de banda por GPU en aceleradores como AMD Instinct MI400 o los Rubin/Vera Rubin de NVIDIA. Sin un empaquetado de este tipo, sería imposible colocar tanta memoria tan cerca del cómputo manteniendo una eficiencia energética razonable.
Fuentes: TrendForce, HardwareLUXX, Tom’s Hardware, Korea Economic Daily, Korea Financial Times, Wccftech, Geeknetic, Profesional Review, Phoronix.
