La memoria para Inteligencia Artificial ya no se mueve solo entre apilar capas de NAND y exprimir hasta el último byte de la HBM. Empieza a abrirse otra vía que llevaba años sonando a promesa de laboratorio: la DRAM en 3D. En ese frente, NEO Semiconductor acaba de dar un paso que conviene mirar con atención. La compañía ha presentado resultados satisfactorios de una prueba de concepto en silicio de su tecnología 3D X-DRAM, junto con una nueva inversión estratégica liderada por Stan Shih, fundador de Acer y exmiembro del consejo de TSMC durante más de dos décadas. El dato más relevante no es la cifra de inversión, sino que NEO afirma haber fabricado y validado el dispositivo usando infraestructura ya madura de 3D NAND: equipos, materiales y procesos existentes.
Qué es 3D X-DRAM y cómo funciona
3D X-DRAM es una arquitectura de DRAM apilada verticalmente, planteada por NEO Semiconductor como una memoria «NAND-like» que rompe con el formato plano clásico de las celdas DRAM. La idea de fondo es sencilla de explicar y compleja de fabricar: en lugar de seguir empequeñeciendo el transistor de cada celda en un único plano, las celdas se construyen en columnas verticales, igual que se hace con la NAND 3D actual. Eso permite, sobre el papel, multiplicar la densidad sin tener que pelearse con litografías cada vez más caras y físicamente exigentes.
Las cifras que la propia compañía ha hecho públicas en el POC son llamativas. NEO habla de una latencia de lectura y escritura inferior a 10 nanosegundos, una retención de datos superior a 1 segundo a 85 ºC, resistencia a perturbaciones de bit-line y word-line también por encima de un segundo a esa temperatura, y una endurance superior a 10^14 ciclos. La empresa compara esa retención con el estándar de 64 milisegundos habitual en DRAM convencional y la presenta como unas 15 veces mejor. Conviene mantener la cabeza fría: estos números provienen del fabricante y corresponden a una prueba de concepto, no a un producto en producción a escala.
El POC se construyó con base taiwanesa. NEO explica que el desarrollo se llevó a cabo junto a la National Yang Ming Chiao Tung University (NYCU), dentro de su Industry-Academia Innovation School, y que la fabricación y las pruebas se realizaron en el Taiwan Semiconductor Research Institute (NIAR-TSRI). Tanto el centro académico como el instituto avalaron, según el comunicado, que el dispositivo superó las evaluaciones eléctricas y de fiabilidad. Es una validación de primera fase, pero en una infraestructura industrial seria.
Por qué 3D X-DRAM es relevante para la IA
El cuello de botella de los grandes modelos de Inteligencia Artificial ya no está solo en los teraflops, sino en la memoria. Entrenar un modelo de cientos de miles de millones de parámetros, o servirlo en producción para tareas de inferencia, exige capacidad y ancho de banda a una escala que la DRAM convencional no puede sostener sin disparar costes y consumo. Esa es la razón por la que la HBM se ha convertido en el componente caro y disputado de los aceleradores actuales y por la que cualquier nueva ruta de memoria de alta densidad despierta interés inmediato. Si la 3D X-DRAM cumple lo que promete, podría convertirse en una pieza complementaria en aceleradores y servidores de IA, especialmente donde haga falta mucha capacidad cerca del silicio sin pagar el ticket completo de HBM.
NEO no esconde esa ambición. La compañía sitúa 3D X-DRAM como una tecnología fundacional para futuras memorias de alta densidad orientadas a IA y cómputo centrado en datos, e incluye en su hoja de ruta familias propias como X-HBM y 3D X-AI. Esa narrativa encaja con el momento del sector. Como ya analizamos en nuestro repaso sobre la escasez de DRAM hasta 2027 por la fiebre de la IA, los grandes fabricantes están corriendo para ampliar capacidad mientras toda la cadena de memoria pelea por seguir el ritmo de los nuevos centros de datos.
Comparativa con HBM3E, HBM4 y los planes de Samsung, SK hynix y Micron
El ecosistema actual de memoria para IA gira en torno a la HBM. Samsung, SK hynix y Micron compiten por situar sus pilas HBM3E y la futura HBM4 en aceleradores como las series H200, B200 y la futura Vera Rubin de NVIDIA, además de en las soluciones de AMD y otros fabricantes. La HBM ofrece anchos de banda elevadísimos gracias al apilado de DRAM con TSV y a la cercanía con la GPU dentro del paquete, pero su coste y la complejidad del empaquetado avanzado limitan cuántos GB pueden ponerse en cada chip.
3D X-DRAM no compite directamente con HBM en ancho de banda puro, sino que apunta a otro flanco: densidad por unidad de área y coste por bit, aprovechando procesos similares a la NAND vertical. Si NEO consigue traducir su POC en arrays comerciales, podría encajar como memoria de gran capacidad cercana al acelerador, complementando o aliviando la presión sobre la HBM en cargas donde importa más el volumen que la latencia mínima. Para entender hasta qué punto está tensa esa hoja de ruta, recomendamos repasar nuestro análisis sobre los retrasos de Samsung con HBM5E y D1d, y la lectura del mercado desde el lado de SK hynix en por qué TurboQuant no resolverá la presión sobre la memoria. En esa misma línea, en noticias.ai analizamos el contexto en cómo NVIDIA está rompiendo la GPU todoterreno y apostando por chips especializados de inferencia, donde la memoria de alto ancho de banda sigue siendo el cuello de botella central.
Limitaciones y la fase preview en la que está la tecnología
Una prueba de concepto exitosa no equivale a una memoria comercial desplegada. Entre el POC actual y un módulo de DRAM 3D dentro de un servidor de IA hay todavía un trecho largo: implementación a nivel de arrays, nuevos test chips multinivel, validación de costes en volumen, integración con controladores y, sobre todo, un socio industrial con capacidad real de producción masiva. La propia NEO reconoce que la siguiente fase pasa por desarrollar chips de prueba multicapa, escalar la implementación a nivel de array y reforzar conversaciones con grandes fabricantes de memoria y semiconductores.
También hay incertidumbre sobre cómo se compararán esos números cuando el dispositivo deje el laboratorio. Una cosa es validar celdas en un POC y otra mantener latencia, retención y endurance cuando el dispositivo se integra en un módulo, se monta en un sistema y se somete al stress real de una carga de IA durante meses. Por ahora, lo razonable es leer el anuncio como una señal técnica relevante, no como un competidor inmediato de las hojas de ruta de Samsung o SK hynix.
Disponibilidad y roadmap: qué esperar a partir de ahora
NEO viene construyendo este relato técnico desde hace años. En mayo de 2023 presentó su 3D X-DRAM como arquitectura NAND-like orientada a romper el cuello de botella de capacidad de la DRAM convencional. En mayo de 2025 evolucionó la propuesta con una versión basada en IGZO, hablando entonces de hasta 512 Gb de densidad y 450 segundos de retención, e insistiendo en que el flujo era compatible con 3D NAND. La diferencia ahora es que la compañía dice haber pasado de la simulación al silicio real.
La entrada de Stan Shih en esta fase tiene una lectura estratégica más allá del cheque. Su perfil aporta legitimidad industrial y conexiones dentro del ecosistema tecnológico taiwanés, algo que en una memoria nueva pesa tanto como las patentes. Que NEO logre o no convertir 3D X-DRAM en un producto fabricado en volumen dependerá de varias cosas: que un IDM o una fundición decida licenciar o coproducir la tecnología, que las cifras del POC se sostengan al saltar de la celda al array y que el coste por bit acabe siendo competitivo frente a las generaciones siguientes de DRAM y HBM. El propio Jeongdong Choe, Senior Technical Fellow y SVP de TechInsights, sitúa este avance dentro de una tendencia más amplia de la industria hacia arquitecturas 3D y nuevas celdas de memoria para responder a las cargas de IA.
Preguntas frecuentes
¿Qué ha anunciado exactamente NEO Semiconductor?
NEO ha presentado resultados satisfactorios de una prueba de concepto en silicio de su tecnología 3D X-DRAM y una nueva inversión estratégica liderada por Stan Shih para acelerar la siguiente fase del desarrollo.
¿Qué cifras técnicas ha publicado la empresa?
La compañía habla de latencia inferior a 10 ns, retención superior a 1 segundo a 85 ºC, resistencia a perturbaciones de línea y una endurance superior a 10^14 ciclos. Son resultados de la propia NEO dentro de su POC.
¿La 3D X-DRAM ya está lista para producción comercial?
No. El dispositivo ha superado una validación inicial en silicio, pero todavía hay que pasar a arrays, chips multicapa y acuerdos con fabricantes de memoria y semiconductores antes de hablar de un producto comercial.
¿Sustituirá la 3D X-DRAM a la HBM?
No a corto plazo. HBM seguirá siendo la memoria de referencia por ancho de banda en los aceleradores de IA. 3D X-DRAM apuntaría más bien a casos donde importa la capacidad por chip y el coste por bit, complementando otras memorias en sistemas de IA.
¿Por qué se apoya en procesos de 3D NAND?
Porque permite reutilizar buena parte del ecosistema industrial ya construido para la NAND vertical, lo que en teoría reduce el coste y el riesgo de llevar una nueva memoria a producción.
vía: prnewswire
