Intel Foundry ha presentado una arquitectura para fabricar paquetes de chips de hasta 240 × 240 milímetros, unas dimensiones cercanas a las de un plato y equivalentes a aproximadamente 24 veces el área máxima de exposición de un retículo convencional. La compañía todavía no ha producido un dispositivo completo de ese tamaño, pero asegura haber resuelto uno de los obstáculos que impedían avanzar hacia él: encapsular grandes conjuntos de chiplets sin dejar burbujas o huecos que comprometan su fiabilidad.

Las claves de los chips gigantes de Intel en 20 segundos

• Intel diseña paquetes de hasta 240 × 240 milímetros para IA y supercomputación.
• La arquitectura podría integrar decenas de chiplets, memoria HBM y componentes de entrada y salida.
• La encapsulación sin huecos ya se ha validado en diseños superiores a siete retículos.
• Los paquetes completos consumirían entre 15 y 25 kW y necesitarían refrigeración modular.
• Se trata de investigación avanzada, no de un producto listo para comercializar.

Los resultados proceden de dos trabajos presentados por Intel en la conferencia IEEE Electronic Components and Technology Conference (ECTC) de 2026. Uno describe la arquitectura Hyper-Large Form Factor (HLFF) y el otro se centra en el proceso de encapsulación necesario para que conjuntos tan grandes puedan fabricarse con una fiabilidad aceptable.

El avance no elimina todos los problemas asociados a los chips de gran tamaño. Intel todavía debe demostrar que puede producir el paquete completo, alimentar decenas de componentes, disipar varios kilovatios de calor y mantener plano un sustrato que podría deformarse varios milímetros. Lo conseguido hasta ahora resuelve una parte concreta, pero relevante, de ese camino.

Del chip monolítico a sistemas completos dentro de un paquete

La industria lleva años alejándose de los procesadores construidos sobre una única pieza de silicio.

Fabricar un chip monolítico cada vez más grande reduce el número de unidades que caben en una oblea y aumenta la probabilidad de que cualquier defecto inutilice todo el componente. También obliga a utilizar el mismo proceso de fabricación para bloques con necesidades distintas.

Los chiplets permiten dividir el diseño. Los núcleos de cálculo pueden fabricarse en un nodo avanzado, mientras que las interfaces, la memoria caché o determinados controladores utilizan procesos más económicos. Después, todas esas piezas se conectan mediante tecnologías de empaquetado avanzado.

Intel ya emplea este planteamiento con EMIB, una serie de pequeños puentes de silicio integrados en el sustrato, y con Foveros, que permite apilar chips verticalmente. La arquitectura HLFF lleva esa idea a una escala mucho mayor.

Los diseños estudiados integrarían matrices de chiplets de cálculo, pilas de memoria de gran ancho de banda (HBM) y bloques de entrada y salida en una sola plataforma. Los puentes EMIB-T, con capas metálicas inferiores a dos micrómetros, ofrecerían velocidades superiores a 64 Gb/s por canal para las conexiones internas.

El objetivo es reducir la distancia entre los diferentes bloques y evitar que cada acelerador funcione como una unidad completamente separada. Cuanto más cerca se encuentran los chiplets y la memoria, menor es la energía necesaria para mover cada bit y mayor puede ser el ancho de banda total.

Intel estudia dos configuraciones. La primera utiliza puentes EMIB-T para todas las comunicaciones entre procesadores, lo que prioriza el rendimiento y permite introducir conexiones redundantes. La segunda dirige parte del tráfico a través del sustrato, con menor complejidad física, pero también con algunas concesiones en velocidad.

La encapsulación era uno de los límites más difíciles

Después de colocar los chips sobre el sustrato, el fabricante debe rellenar el pequeño espacio situado bajo ellos con un material conocido como underfill.

Este compuesto protege las uniones de soldadura, distribuye las tensiones mecánicas y ayuda a evitar daños durante los cambios de temperatura. Normalmente se deposita en el borde del chip y avanza mediante capilaridad por el espacio disponible.

El proceso se complica al aumentar el tamaño del conjunto. En diseños anteriores el material tenía que recorrer unos 22 milímetros. En los paquetes EMIB actuales, Intel ya trabaja con distancias superiores a 43 milímetros.

Cuanto más largo es el recorrido, mayor resulta el riesgo de que el compuesto no alcance todas las zonas o deje bolsas de aire. Esos huecos pueden convertirse en puntos de fallo cuando el chip se calienta, se enfría o permanece sometido a carga durante años.

Intel ha trabajado sobre tres variables: la composición del material, la forma de aplicarlo y las condiciones de curado.

La compañía redujo la viscosidad del underfill para que pudiera desplazarse a mayor distancia, pero sin retirar tantos elementos de relleno como para debilitar su resistencia mecánica. También sustituyó la aplicación únicamente desde los bordes por una distribución en varios puntos, incluidos espacios entre los propios chips.

Por último, ajustó la temperatura y el tiempo de curado para conseguir que los huecos residuales colapsaran después de depositar el material. En las pruebas iniciales había defectos con diámetros equivalentes de hasta 3,4 milímetros. Tras modificar el proceso, Intel obtuvo conjuntos sin vacíos detectables.

Intel ya ha validado encapsulados superiores a siete retículos

El trabajo no se limita a simulaciones.

Intel ha encapsulado sin huecos un paquete EMIB de más de cinco veces el tamaño del retículo, formado por 18 chips, entre ellos posiciones para 12 pilas de memoria HBM. El material recorrió distancias superiores a 40 milímetros.

La compañía también consiguió resultados sin vacíos en un diseño EMIB formado por mosaicos que superaba siete retículos. En paquetes tridimensionales Foveros obtuvo encapsulados limpios a escalas de dos y cuatro retículos.

La versión Foveros de dos retículos completó además pruebas de fiabilidad que incluyeron 700 ciclos térmicos y más de 1.000 horas a alta temperatura, según Intel. Estos resultados demuestran la viabilidad del proceso en los tamaños ensayados, pero no significan que el paquete de 240 × 240 milímetros esté listo para entrar en producción.

Intel diferencia claramente ambos niveles. La encapsulación se ha validado hasta una escala superior a siete retículos, mientras que los 24 retículos corresponden al límite planteado por la arquitectura HLFF.

La empresa prevé superar los 12 retículos a medio plazo y estudia formatos sobre panel que podrían acercarse a 50 veces el área de un retículo. Son objetivos de desarrollo y no calendarios confirmados para productos comerciales.

Un paquete de 25 kW exige rediseñar la alimentación y la refrigeración

El tamaño no es el único desafío.

Intel calcula que un sistema HLFF completo podría consumir entre 15 y 25 kW. Una sola unidad necesitaría una potencia comparable a la de varios servidores actuales y concentraría puntos calientes muy diferentes según el tipo de chiplet instalado en cada zona.

Una gran placa fría sobre toda la superficie no ofrecería necesariamente una refrigeración uniforme. La propuesta utiliza módulos térmicos independientes, cada uno con sus propios sensores y capacidad para retirar más de 5 kW.

Este enfoque permitiría ajustar la refrigeración a cada grupo de chips. Una zona con aceleradores de cálculo podría recibir más caudal o trabajar a menor temperatura que otra dedicada a entrada y salida.

La alimentación también debe acercarse al silicio. Llevar toda la corriente desde los extremos de un paquete de 240 milímetros provocaría pérdidas y caídas de tensión. Intel propone integrar condensadores de silicio dentro del sustrato y bajo los chips, con hasta un milifaradio de almacenamiento local por área equivalente a un retículo completo.

Los reguladores de voltaje podrían colocarse sobre el paquete o integrarse en él. De este modo responderían con mayor rapidez a las variaciones de consumo que se producen cuando miles de unidades de cálculo comienzan o detienen una carga.

La deformación añade otro problema. Los materiales del sustrato, los chips y el encapsulado se dilatan de manera diferente. Intel ha modelado una curvatura de hasta siete milímetros a temperatura ambiente, suficiente para impedir el contacto eléctrico o separar el sistema de refrigeración.

Entre las soluciones evaluadas se encuentran anillos de refuerzo más gruesos, sustratos con núcleo de vidrio y un proceso con bolas de soldadura de diferentes dimensiones. Durante el funcionamiento, el sistema de refrigeración ejercería una fuerza superior a 4.500 newtons para mantener el conjunto prácticamente plano.

La redundancia será necesaria para que el chip resulte fabricable

En un paquete tan grande aumenta la probabilidad de que alguna conexión presente un defecto.

Descartar toda la unidad porque falle un canal convertiría la fabricación en un proceso demasiado caro. Por eso Intel propone añadir vías de comunicación de reserva junto a las activas.

Según sus cálculos, incorporar entre tres y cuatro canales adicionales por cada grupo de 64 elevaría el rendimiento de ese conjunto desde aproximadamente el 97 % hasta más del 99 %.

Una diferencia de dos puntos puede parecer reducida, pero se multiplica cuando un sistema incorpora cientos o miles de enlaces. La redundancia permitiría desactivar una conexión defectuosa y utilizar otra sin perder todo el paquete.

Esta capacidad exige mecanismos de prueba, detección y reconfiguración. También añade superficie y complejidad, así que debe equilibrarse con el coste de fabricar repuestos que quizá nunca se utilicen.

Los chips gigantes también necesitarán óptica coempaquetada

Mover datos dentro del encapsulado es solo una parte del problema. Una plataforma de esta escala deberá comunicarse con otros aceleradores, sistemas de almacenamiento y redes externas.

Intel considera que las conexiones eléctricas tradicionales encontrarán dificultades para alcanzar el siguiente objetivo previsto de 448 Gb/s por canal fuera del paquete. Entre las alternativas estudiadas aparecen los cables de cobre coempaquetados y la óptica coempaquetada, conocida como CPO.

La óptica permitiría colocar los motores fotónicos cerca de los chiplets y reducir los recorridos eléctricos. La fibra transportaría después el tráfico hacia otros sistemas con menores pérdidas y consumo que las pistas de cobre de larga distancia.

Esta integración muestra que el paquete HLFF no puede tratarse como un procesador aislado. Alimentación, refrigeración, memoria, interconexión y óptica deben diseñarse conjuntamente.

Rio Rancho gana peso dentro de la estrategia de Intel Foundry

Intel está desarrollando parte de estas tecnologías en sus instalaciones de Rio Rancho, Nuevo México, donde opera Fab 9, una planta dedicada al empaquetado avanzado.

La compañía ha invertido en el centro para ampliar la fabricación de Foveros y otras tecnologías de integración. Rio Rancho, que comenzó produciendo obleas de seis pulgadas durante la década de 1980, se ha convertido ahora en una de las principales instalaciones estadounidenses de Intel para empaquetado.

El trabajo presentado en ECTC refuerza una parte de la estrategia de Intel Foundry que no depende únicamente de fabricar transistores. La compañía quiere ofrecer procesos, ensamblaje avanzado, interconexiones y servicios de integración para productos diseñados por terceros.

TSMC, Samsung, ASE, Amkor y otros fabricantes también están ampliando sus capacidades de empaquetado. La demanda de aceleradores de IA ha convertido tecnologías como CoWoS, EMIB y Foveros en un límite de producción tan relevante como los propios nodos litográficos.

Intel ha superado una barrera concreta al demostrar encapsulados sin huecos en conjuntos superiores a siete retículos. Todavía no ha construido el paquete de 24 retículos ni ha resuelto públicamente cada requisito para fabricarlo a gran escala.

El avance muestra, aun así, hacia dónde se dirige la industria: los futuros chips para IA se parecerán menos a una única pieza de silicio y más a un sistema completo ensamblado dentro de un encapsulado. El límite ya no estará determinado solo por cuánto pueda imprimirse en una exposición litográfica, sino por cuántos chiplets puedan conectarse, alimentarse y refrigerarse como una sola máquina.

Preguntas frecuentes

¿Ha fabricado Intel ya un chip de 240 × 240 milímetros?

No. Intel ha presentado una arquitectura que contempla ese tamaño y ha validado procesos de encapsulación en paquetes superiores a siete retículos. El diseño completo de 240 × 240 milímetros continúa en fase de investigación.

¿Qué significa superar el límite del retículo?

El retículo determina el área máxima que una máquina litográfica puede exponer de una vez. El empaquetado avanzado permite unir varios chips fabricados por separado y crear un sistema cuya superficie total supera ese límite.

¿Cuánta energía consumirían estos paquetes?

Intel estima que una plataforma HLFF completa podría situarse entre 15 y 25 kW, por lo que requeriría alimentación integrada y refrigeración líquida modular.

¿Para qué se utilizarían los chips gigantes de Intel?

La arquitectura está dirigida principalmente a aceleradores de inteligencia artificial, supercomputación y sistemas de computación de alto rendimiento que necesitan reunir gran cantidad de cálculo y memoria HBM.

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