Huawei no está planteando el Kirin 2026 solo como una nueva generación de chip móvil. Al menos sobre el papel, lo presenta como una demostración de que todavía hay margen para mejorar rendimiento, densidad y eficiencia sin depender únicamente de reducir nanómetros. La clave está en una idea que empieza a ganar peso en toda la industria: si ya no se puede escalar tan fácilmente en horizontal, toca hacerlo en vertical.
Un documento técnico publicado por Tingbo He, responsable del negocio de semiconductores de Huawei, describe una metodología llamada LogicFolding, basada en dividir circuitos digitales, analógicos y memoria entre capas activas apiladas y conectadas mediante wafer-to-wafer hybrid bonding. La propuesta se enmarca en una teoría más amplia que Huawei llama τ scaling, una forma de medir el progreso no solo por el tamaño del transistor, sino por la reducción del tiempo que tardan los datos en moverse y procesarse dentro de todo el sistema.
La lectura industrial es clara. Huawei sigue limitada por las restricciones de acceso a la litografía más avanzada, pero intenta compensar parte de esa desventaja con empaquetado avanzado, integración 3D e interconexiones verticales muy densas. No es un atajo mágico hacia los 3 nm de TSMC, pero sí una forma de extraer más rendimiento de nodos maduros.
Qué es LogicFolding y por qué importa
Durante décadas, el avance de los chips se explicó con una idea sencilla: hacer transistores más pequeños. Esa lógica permitió más densidad, más rendimiento y menor coste por transistor. Pero el propio documento de Huawei sostiene que esa etapa se ha agotado en parte, sobre todo más allá de los 7 nm, donde el coste por transistor deja de caer como antes y la complejidad de diseño se dispara.
LogicFolding parte de otro enfoque. En lugar de colocar todos los bloques del chip en una sola superficie plana, reparte parte de la lógica y la memoria entre varias capas activas. Esas capas se conectan con hybrid bonding, una técnica que une directamente superficies metálicas, normalmente cobre, con una separación mucho menor que la de los métodos tradicionales basados en microbumps.
La ventaja es física. Si dos bloques que antes estaban separados por milímetros pasan a comunicarse a través de micrómetros, la señal recorre menos distancia. Eso reduce retrasos, baja consumo y permite aumentar el ancho de banda entre partes del chip como CPU, GPU, NPU, cachés, SRAM y rutas internas de datos.
En el caso del Kirin 2026, Huawei afirma que el hybrid bonding alcanza un pitch de 1,5 micrómetros y que el diseño se ha aplicado de forma selectiva en rutas críticas, no en todo el SoC. Es decir, la primera versión sería conservadora: no se pliega todo el chip, sino aquellas zonas donde el recorte de distancia aporta más valor.
| Métrica citada por Huawei | Kirin 9030 Pro | Kirin 2026 |
|---|---|---|
| Arquitectura | Planar | LogicFolding |
| Densidad de transistores | 155 MTr/mm² | 238 MTr/mm² |
| Frecuencia del núcleo de alto rendimiento | 2,75 GHz | 3,1 GHz |
| Consumo normalizado a rendimiento equivalente | 1 | 0,59 |
| Voltaje en prueba iso-rendimiento | 1,1 V | 0,9 V |
Según el documento, la densidad de transistores aumenta un 55 % en una generación, mientras el consumo a rendimiento equivalente cae un 41 %. En SRAM, Huawei habla de una mejora superior al 40 % en frecuencia de operación. En un núcleo representativo, el diseño de doble capa habría reducido el número de buffers de reloj en más del 50 %, el clock skew en un 25 % y la longitud de cableado en torno a un 30 %.
Son cifras llamativas, pero conviene leerlas con prudencia. Proceden de un documento técnico de Huawei, no de pruebas independientes de producto comercial. Además, el propio texto reconoce que la gestión térmica sigue siendo el gran reto de esta arquitectura.
No es solo empaquetar mejor, es rediseñar el chip
El detalle interesante de LogicFolding es que no se limita a apilar memoria o caché sobre lógica, como ocurre en algunas soluciones conocidas de la industria. La ambición es más profunda: tratar varias capas activas como si fueran un único espacio de diseño continuo.
Eso obliga a cambiar herramientas, metodologías y reglas de diseño. El documento explica que, si el pitch de conexión vertical es demasiado amplio, el diseñador solo puede repartir bloques grandes entre capas, como si asignara piezas completas a distintos pisos. Pero si el pitch baja lo suficiente, la optimización puede hacerse a un nivel mucho más fino, acercándose a una distribución casi continua de celdas y rutas entre capas.
Huawei considera clave que la relación entre el pitch del hybrid bonding y el pitch del metal superior sea baja. En el Kirin 2026, habla de 1,5 micrómetros para el bonding, con el objetivo de acercarse a una relación de 1 en el futuro. Cuanto más densa sea esa conexión vertical, menos “peaje” tendrá cruzar de una capa a otra.
El problema es que esto no se resuelve solo con una buena idea. Hace falta precisión de alineado inferior a 0,5 micrómetros, TSVs muy compactos, redundancia inteligente para evitar que pequeños fallos arruinen el rendimiento y herramientas EDA capaces de cerrar tiempos en tres dimensiones. El propio documento identifica las toolchains 3D como uno de los mayores desafíos abiertos para la próxima década.
Una respuesta a las sanciones, pero no una sustitución completa de EUV
Es tentador presentar el Kirin 2026 como la forma en que Huawei “salta” el bloqueo tecnológico de Estados Unidos. La realidad es más matizada. El empaquetado avanzado puede mejorar mucho el rendimiento de un nodo existente, pero no convierte automáticamente un proceso maduro en uno equivalente a los nodos más avanzados de TSMC, Samsung o Intel Foundry.
Lo que sí puede hacer es reducir parte de la brecha. Si una compañía no puede acceder de forma plena a EUV o a nodos líderes, tiene dos caminos: esperar, o buscar rendimiento en arquitectura, empaquetado, memoria, software y fabricación avanzada. Huawei parece apostar por lo segundo.
El propio documento lo plantea como un cambio de paradigma. En vez de medir el progreso solo por nanómetros, propone optimizar el tiempo de movimiento de datos en cada capa: transistor, circuito, chip y sistema. Ese enfoque tiene sentido en móviles, pero también en IA, donde gran parte del consumo y del coste está en mover datos, no solo en calcular.
De hecho, el texto conecta LogicFolding con otras tecnologías de Huawei para centros de datos de IA, como Unified Bus y Hi-ONE, un motor óptico near-packaged de 8 Tb/s por módulo. La tesis es que el futuro del hardware no dependerá de una sola mejora, sino de reducir latencias y distancias en todo el stack.
La gran incógnita: producción real, calor y rendimiento sostenido
El Kirin 2026 puede ser una señal importante, pero todavía quedan muchas preguntas. Una cosa es demostrar una arquitectura en silicio y otra fabricar millones de chips con buen rendimiento, coste asumible y comportamiento térmico estable dentro de un smartphone.
Apilar capas activas complica la disipación de calor. En un móvil, donde el espacio es mínimo y el consumo debe controlarse con mucha precisión, cualquier ganancia de rendimiento puede perder valor si el chip no mantiene frecuencias de forma sostenida. Huawei afirma que evita plegar circuitos de alta potencia y que usa planificación térmica para impedir que bloques calientes queden demasiado cerca, pero será el producto final el que demuestre hasta dónde llega esa ventaja.
También está el software. Una NPU más cercana a la memoria, una caché más eficiente o un NoC global más compacto pueden ayudar mucho, pero el usuario solo lo notará si el sistema operativo, los modelos de IA locales, las apps y la gestión energética aprovechan bien esa arquitectura.
Lo importante es que Huawei está marcando una dirección que no afecta solo a sus móviles. Toda la industria está mirando hacia el empaquetado avanzado, el apilamiento 3D, la integración lógica-memoria y las interconexiones más cortas. Apple, AMD, Intel, TSMC, Samsung, SK hynix y otros fabricantes ya trabajan en distintas variantes de la misma idea general: el futuro no está solo en hacer el transistor más pequeño, sino en reorganizar el sistema para que los datos viajen menos.
El Kirin 2026, si llega al mercado con estas características, no será simplemente “otro chip chino”. Será una prueba de hasta dónde puede llegar una estrategia basada en diseño 3D y hybrid bonding cuando el acceso a la litografía más avanzada está limitado. Puede que no cierre por completo la brecha con los líderes del sector, pero sí demuestra que la competición ya no se juega solo en el nodo de fabricación.
Preguntas frecuentes
¿Qué es LogicFolding?
Es una metodología de Huawei que reparte circuitos digitales, analógicos y memoria entre capas activas apiladas, conectadas mediante hybrid bonding, para reducir distancias internas y mejorar densidad, rendimiento y eficiencia.
¿Qué mejora promete el Kirin 2026?
Según el documento técnico de Huawei, el Kirin 2026 aumenta la densidad de transistores de 155 a 238 MTr/mm² y reduce el consumo a rendimiento equivalente un 41 % frente al Kirin 9030 Pro.
¿Significa esto que Huawei ya puede competir con los chips de 3 nm?
No necesariamente. LogicFolding puede reducir la brecha usando empaquetado avanzado, pero no equivale de forma directa a disponer de los nodos EUV más avanzados. Son caminos tecnológicos distintos.
¿Cuál es el principal riesgo del apilamiento 3D en móviles?
La gestión térmica. Apilar capas activas puede mejorar la comunicación interna, pero también dificulta evacuar calor si el diseño no está muy bien planificado.
vía: ChinaXiv
