La carrera por la memoria de alto ancho de banda (HBM) entra en una nueva fase. Samsung Electronics ha puesto fecha y cifra a su próxima jugada: HBM4E con un objetivo de 3,25 TB/s y producción en masa en 2027. La compañía lo detalló en el OCP Global Summit 2025 de San José, fijando una velocidad por pin de al menos 13 Gbps y 2.048 pines de E/S para alcanzar ese caudal, 2,5 veces por encima de la HBM3E vigente. El anuncio llega tras un año en el que SK hynix tomó la delantera con HBM3E y se postuló como la primera en llevar HBM4 a volumen, mientras Micron se posicionaba con muestras de 11 Gbps para su “cliente principal” en IA.
La lectura es clara: Samsung quiere recuperar el trono en la memoria que alimenta a las GPU de IA y a los aceleradores que marcan el paso de la industria. Y la vía elegida es velocidad y eficiencia.
De HBM4 a HBM4E: cómo se ha llegado hasta aquí
En enero de 2025, durante ISSCC (San Francisco), Samsung situó su diana para HBM4 en 10 Gbps por pin —una subida del 25 % frente al objetivo inicial de 8 Gbps (2 TB/s) del estándar JEDEC—. NVIDIA, mayor comprador de HBM del planeta, pidió más para su siguiente generación de aceleradores Vera Rubin: por encima de 10 Gbps. Samsung respondió subiendo a 11 Gbps, cifra a la que SK hynix se sumó. Micron, cuestionada por algunos analistas sobre si alcanzaría esa meta, confirmó más tarde entregas de 11 Gbps a un cliente de primer nivel (implícitamente, NVIDIA).
Con HBM4 ya corriendo por encima de las especificaciones base, el sector asumió que HBM4E subiría otro peldaño. Samsung lo ha hecho oficial: ≥ 13 Gbps por pin, 3,25 TB/s con 2.048 pines, y mejoras de eficiencia energética superiores al doble frente a los 3,9 pJ/bit de la actual HBM3E. Es el primer gran fabricante que pone negro sobre blanco un objetivo “3 TB/s o más” para la próxima generación.
Por qué importa: IA, ancho de banda y coste total de propiedad
La avalancha de IA generativa y entrenamiento de LLM ha convertido al ancho de banda de memoria en cuello de botella. Para entrenamiento, más TB/s significan menos espera entre GPU y datos; para inferencia, se traducen en latencias menores y mayor throughput por nodo. Si además la energía por bit baja, el resultado impacta de lleno en el TCO: más rendimiento por vatio y menor coste por token a escala de centro de datos.
Con HBM4E, Samsung apunta a ese equilibrio: velocidad de vértigo, eficiencia y plazos. La producción en masa está marcada para 2027, alineada con los roadmaps de GPU de próxima hornada.
El contexto competitivo: SK hynix, Micron… y la “guerra de la velocidad”
- SK hynix ha sido referencia en HBM3E y se postula como primera en HBM4. El anuncio de Samsung busca forzar el paso con HBM4E y 3,25 TB/s, una forma de adelantar por la siguiente curva.
- Micron disipó dudas al confirmar muestras de 11 Gbps en HBM4. El reto para el trío será sostener rendimientos y capacidad a medida que NVIDIA, y el resto de hiperescalares, eleven pedidos.
La demanda de IA ha trastocado la lógica tradicional del ciclo de memoria. Más allá de DDR5/DDR4, el capex y el talento de ingeniería se vuelcan en HBM —donde está el margen—; por eso, cada anuncio de especificación también es un mensaje al mercado: quién lidera, quién sigue y quién llega a tiempo a la próxima ventana de integración con GPU.
Qué ha dicho Samsung: HBM4E, LPDDR6 y foundry a 2 nm
El fabricante surcoreano aprovechó el OCP Global Summit 2025 para pintar una lámina completa:
- HBM4E: ≥ 13 Gbps por pin, 2.048 pines, 3,25 TB/s, > 2× de mejora en pJ/bit frente a HBM3E. Producción en masa en 2027.
- LPDDR6: primer producto con 10,7 Gbps por pin y 114,1 GB/s de ancho de banda, 20 % más eficiente que LPDDR5X. Esta memoria móvil alimentará SoC y dispositivos que también están escalando IA en el borde.
- Fundición a 2 nm (SF2): lista y con producción prevista a finales de 2025. En paralelo, colaboración con Rebellions para su Rebel Quad, que integrará una CPU ARM Neoverse V3 (“Rebel-CPU”) y una NPU fabricadas en SF2 (2 nm) y SF4X (4 nm), respectivamente. El objetivo de reloj de la CPU está entre 3,5–4,0 GHz, por encima del 3,44 GHz de Grace CPU (Neoverse V2, 4 nm de TSMC).
Más allá de la métrica de HBM, el mensaje de Samsung es que su cadena completa —memoria, DRAM móvil y nodos de fabricación— se sincroniza con la próxima ola de productos IA-centrics.
Qué significa 3,25 TB/s… y qué falta por saber
3,25 TB/s es la suma de 13 Gbps por pin × 2.048 pines × (1 byte/8 bits). No es solo un número redondo: implica interfaces, apilados y tecnología de interconexión capaces de mover y disipar semejante caudal de forma fiable. También obliga a repensar controladores, señalética, crosstalk y márgenes en un apilado 3D cada vez más alto.
¿Qué falta?
- Latencias efectivas y energía por bit en silicio real. Samsung habla de > 2× de mejora frente a HBM3E (3,9 pJ/bit), pero faltan curvas de consumo según frecuencias.
- Capacidades por pila y densidades, clave para entrenamiento de LLM donde el “fit” de modelo dentro de cada GPU marca la diferencia.
- Disponibilidad coordinada con GPU. Una HBM4E lista en 2027 necesita clientes ancla —NVIDIA/AMD/otros— con controladores y back-ends preparados.
Por qué la eficiencia cuenta tanto como la velocidad
A los 3,25 TB/s se llega con ≥ 13 Gbps por pin. Cada incremento de velocidad eleva los retos de señal y energía. Por eso la promesa de energía por bit > 2× mejor frente a HBM3E es tan relevante: bajar de 3,9 pJ/bit implica menos calor y más densidad por rack antes de chocar con el muro térmico. En un mercado donde consumo y refrigeración encarecen cada megavatio, pJ/bit es un KPI tan importante como los Gbps.
¿Cambio de trono? Las cartas que se juegan hasta 2027
Liderazgo en HBM no es solo “quién va primero”; es quién entrega volumen con rendimiento sostenido, rendimientos de fabricación altos y calidad constante. SK hynix llega con ventaja tras HBM3E y su plan para HBM4. Micron ha enseñado músculo con muestras de 11 Gbps. Samsung se posiciona con HBM4E y 3,25 TB/s como golpe de efecto para reordenar el mapa. El mercado dirá si ese bandwidth target se traduce en contratos y capacidad a tiempo para las GPU de la segunda mitad de la década.
¿Y el resto del portfolio? LPDDR6 y 2 nm también juegan
El anuncio de LPDDR6 (10,7 Gbps, 114,1 GB/s, +20 % de eficiencia vs. LPDDR5X) encaja con la descentralización de la IA: móviles, PC con NPU y edge. El salto a 2 nm (SF2), por su parte, acerca a Samsung al club que busca frecuencias y eficiencia de nueva hornada. La colaboración con Rebellions —una startup surcoreana de chips de IA— funciona también como vitrina de lo que puede hacerse con CPU + NPU mezclando SF2 y SF4X.
Qué esperar a continuación
- Demostradores y prototipos de HBM4 y HBM4E con métricas públicas (ancho de banda sostenido, pJ/bit reales).
- Alianzas visibles con NVIDIA/AMD y hyperscalers para asegurar cupos de 2026–2028.
- Actualizaciones de JEDEC y ecosistema (controladores, test, packaging) para amortiguar el salto a ≥ 13 Gbps por pin.
En lo inmediato, la pregunta ya no es si habrá HBM4E a 3 TB/s: Samsung la ha contestado. La clave es quién llega antes a volumen, cuántas pilas caben por GPU y cuánto consume cada bit movido.
Preguntas frecuentes
¿Qué diferencia hay entre HBM4 y HBM4E y por qué importa para IA?
HBM4 es la sexta generación definida por JEDEC con un objetivo base de 8 Gbps/pin (2 TB/s por pila). HBM4E eleva frecuencias, ancho de banda y eficiencia: Samsung apunta a ≥ 13 Gbps/pin, 3,25 TB/s y > 2× de mejora energética frente a HBM3E. Para GPU de IA, más TB/s y menos pJ/bit se traducen en entrenamientos más rápidos y inferencia con más throughput por vatio.
¿Cuándo estará disponible HBM4E de Samsung?
Samsung ha marcado producción en masa de HBM4E para 2027. Antes veremos HBM4 a 11 Gbps en volumen, donde SK hynix y Micron también compiten.
¿3,25 TB/s cómo se calculan?
La cifra resulta de ≥ 13 Gbps por pin × 2.048 pines × (1 byte / 8 bits). Además de la velocidad, influyen el packaging y la interconexión para sostener ese caudal con fiabilidad y consumo contenidos.
¿Qué otras novedades acompañan a HBM4E en el roadmap de Samsung?
La compañía ha detallado LPDDR6 (10,7 Gbps por pin, 114,1 GB/s, +20 % de eficiencia vs. LPDDR5X) y ha confirmado la preparación de su nodo de 2 nm (SF2) con producción a finales de 2025, además de la colaboración con Rebellions para su Rebel Quad (CPU Neoverse V3 y NPU en SF2/SF4X). Estas piezas complementan el salto de HBM4E en centros de datos con IA.
