Intel quiere ganar peso en la carrera de la inteligencia artificial por una vía distinta a la del nodo de fabricación puro: el encapsulado avanzado. La información publicada por el medio surcoreano ETNews apunta a que Intel Foundry prepara paquetes de 120 × 120 mm para chips de IA, un formato pensado para integrar más lógica y, sobre todo, más memoria HBM en un mismo conjunto. Lo relevante es que esa filtración encaja con la hoja de ruta que la propia Intel ya había empezado a enseñar en documentación oficial para clientes de IA y HPC.

La lectura estratégica es clara. En el mercado actual de aceleradores, el cuello de botella ya no está solo en fabricar el chip más avanzado, sino en poder unir grandes bloques de silicio, memoria y E/S dentro de paquetes cada vez más grandes, caros y difíciles de producir. Ahí es donde Intel cree tener margen para competir frente al dominio de TSMC en CoWoS, una tecnología que sigue siendo la referencia del sector, pero que también arrastra tensiones de capacidad y costes a medida que crece la demanda de chips para IA.

Conviene hacer una precisión importante: pasar de 100 × 100 mm a 120 × 120 mm no supone un aumento de superficie del 20 %, sino del 44 %. Ese salto ayuda a entender por qué esta noticia importa tanto. No se trata de un pequeño ajuste de formato, sino de un crecimiento muy serio en área disponible para montar más chiplets, más pilas de memoria y una red de interconexión mucho más compleja. La consecuencia potencial es directa: más ancho de banda, más capacidad y, si todo sale bien, más rendimiento para cargas de IA.

El verdadero negocio no está solo en el silicio

Intel lleva meses insistiendo en que el futuro de la IA no se resolverá únicamente con más transistores, sino con una combinación de proceso, potencia, memoria y empaquetado. En su evento Intel Foundry Direct Connect 2025, la compañía ya destacó EMIB-T como una de sus nuevas apuestas de packaging para responder a las necesidades futuras de la memoria de alto ancho de banda. Poco después, en material técnico específico para IA y HPC, Intel detalló una hoja de ruta con complejos superiores a 8 veces el tamaño de retícula en 2026, con paquetes en torno a 120 × 120 mm y capacidad para 12 pilas HBM.

Ese dato es relevante porque coloca el supuesto anuncio de este año dentro de una estrategia ya definida, no como una ocurrencia de última hora. Intel también ha enseñado proyecciones aún más ambiciosas para 2028, con complejos de más de 12 veces el tamaño de retícula y paquetes todavía mayores. En la documentación revisada aparecen estimaciones que van desde configuraciones con 16 o más pilas HBM4/HBM5 hasta hojas de ruta que apuntan a más de 24 pilas en formatos superiores a 120 × 180 mm, siempre como planes sujetos a cambio.

Lo importante no es solo el número final de pilas HBM, sino lo que implica fabricar algo así. Aumentar el tamaño del paquete complica la gestión térmica, la estabilidad mecánica, el suministro eléctrico y el rendimiento de fabricación. En encapsulados tan grandes, problemas como el alabeo del sustrato, la integridad de señal o la caída de tensión dejan de ser detalles de ingeniería para convertirse en factores decisivos de viabilidad industrial. Intel lo sabe y por eso está vendiendo EMIB-T como una respuesta específica a ese reto.

Qué aporta EMIB-T y por qué Intel lo ve como su baza

EMIB, la tecnología de puentes de silicio embebidos de Intel, no es nueva. La compañía la utiliza en producción desde 2017 y la presenta como una alternativa a los interposers de gran tamaño. La versión EMIB-T añade TSV, es decir, vías a través del silicio, para mejorar la entrega de potencia y facilitar la integración con HBM4 y enlaces die-to-die de muy alta velocidad. Intel sostiene que esta arquitectura también permite convertir diseños procedentes de otros enfoques de packaging con menos rediseño del esperado.

La ventaja que Intel intenta vender frente a CoWoS es doble. Por un lado, EMIB-T evita depender de un gran interposer de silicio bajo todo el paquete, algo que puede elevar coste y complejidad cuando el tamaño se dispara. Por otro, permite localizar el silicio de interconexión solo donde hace falta, con una estructura que Intel considera más eficiente para paquetes de gran formato. En su blog técnico de marzo de 2026, la compañía llegó a afirmar que EMIB-T puede ofrecer ventajas de utilización de oblea y de coste precisamente en esos diseños gigantes para IA.

Eso no significa que Intel haya resuelto por completo el problema del packaging avanzado ni que pueda desplazar a TSMC de la noche a la mañana. TrendForce recuerda que CoWoS sigue siendo hoy la plataforma líder y que, al menos en el corto plazo, seguirá siendo la solución principal para productos de gran ancho de banda de NVIDIA y AMD. Aun así, también señala que el auge de la IA está empujando a parte del mercado a estudiar alternativas como EMIB ante las limitaciones de capacidad, tamaño y coste.

¿Dónde encajan NVIDIA y AMD en esta historia?

Aquí es donde conviene enfriar el entusiasmo. Ni Intel, ni NVIDIA ni AMD han anunciado públicamente un acuerdo concreto para que estas futuras GPU o aceleradores adopten este encapsulado de 120 × 120 mm. Lo que existe por ahora es una mezcla de lógica industrial, hojas de ruta técnicas y especulación del mercado. Intel habla de tecnologías abiertas a clientes externos y de la posibilidad de mezclar chiplets procedentes de distintas fundiciones. También deja claro que puede ofrecer servicios de packaging incluso cuando el silicio no se fabrique en Intel. Pero eso no equivale a confirmar un cliente.

La hipótesis sobre NVIDIA tiene sentido porque la demanda de memoria y ancho de banda no deja de crecer. La generación Blackwell ya utiliza ocho pilas de HBM3e y NVIDIA ha mostrado que Rubin dará otro salto fuerte en ancho de banda con HBM4. En paralelo, TrendForce apunta a que la presión del mercado está llevando a pensar en paquetes más grandes y a estudiar alternativas a CoWoS para futuros aceleradores o ASIC. Pero, a día de hoy, vincular ese movimiento a una GPU concreta de NVIDIA o a un posible contrato con AMD sigue siendo adelantarse a los hechos.

Aun así, el fondo de la noticia sí parece sólido. Intel ha identificado que el encapsulado avanzado se está convirtiendo en una parte cada vez más valiosa de la cadena de la IA. Si la fabricación de nodos punteros sigue dominada por unos pocos actores, el packaging de gran formato puede convertirse en el siguiente campo de batalla real. Y si Intel logra ejecutar bien, este negocio podría darle una vía de entrada más creíble en la infraestructura de IA de la próxima década, incluso aunque no sea el fabricante principal del die lógico.

Preguntas frecuentes

¿Qué significa que Intel quiera fabricar paquetes de 120 × 120 mm para IA?

Significa que Intel quiere ofrecer encapsulados mucho más grandes para integrar más chiplets y más memoria HBM en un solo paquete. Eso permite diseñar aceleradores más ambiciosos para IA y HPC, aunque también eleva la complejidad térmica, eléctrica y mecánica.

¿Qué es EMIB-T y en qué se diferencia del EMIB normal?

EMIB-T es una evolución de EMIB que añade TSV al puente de silicio y mejora la entrega vertical de potencia. Intel la orienta especialmente a HBM4, HBM4e y enlaces die-to-die de muy alta velocidad en paquetes grandes para IA.

¿Intel ya ha confirmado que NVIDIA o AMD serán clientes de este packaging?

No. Intel ha confirmado la tecnología y su hoja de ruta de packaging, pero no ha anunciado públicamente que NVIDIA o AMD vayan a usar estos paquetes concretos. Cualquier relación con futuros productos de ambas compañías sigue siendo especulación del mercado.

¿Por qué el packaging avanzado es tan importante en los chips de IA?

Porque los aceleradores modernos dependen de combinar mucha capacidad de cálculo con grandes cantidades de HBM y enlaces internos de altísimo ancho de banda. Sin packaging avanzado, no basta con tener un buen nodo de fabricación: el chip simplemente no puede escalar al nivel que exige la IA actual.

vía: etnews