IBM prepara un nuevo salto en computación cuántica que, esta vez, no llega desde el criostato, sino desde el hardware clásico que debe trabajar codo con codo con el procesador cuántico. Según adelantos del sector y el propio equipo de IBM, la compañía ha ejecutado corrección de errores cuánticos en tiempo real sobre FPGAs estándar de AMD, alcanzando un rendimiento diez veces superior al requerido para su objetivo inmediato: mantener estables qubits lógicos en memoria cuántica. El avance desbloquea uno de los cuellos de botella más importantes hacia la tolerancia a fallos, donde la decodificación deja de ser una carga lenta y costosa para convertirse en un coprocesado ágil al lado del chip cuántico.
El resultado no llega de la nada. A finales de agosto, IBM y AMD anunciaron una colaboración estratégica para explorar arquitecturas de supercomputación cuántico-céntrica, combinando CPUs, GPUs y FPGAs de AMD con sistemas cuánticos modulares de IBM. Entre los pilares de ese esfuerzo destaca el decodificador Relay-BP, un algoritmo de propagación de creencias (BP) mejorado que IBM diseñó para códigos LDPC cuánticos (qLDPC) y que se ajusta a la vez a cuatro requisitos difíciles de conciliar: flexibilidad, compacidad, velocidad y precisión. La implementación sobre FPGAs era el paso lógico; convertirlo en hardware en tiempo real era el reto.
Por qué la corrección de errores cuánticos necesita una “mitad clásica” ultrarrápida
Los qubits físicos son frágiles: decoherencia, ruido de puerta, lecturas imperfectas, acoplamientos no deseados… Para proteger la información, la computación cuántica agrupa muchos qubits físicos dentro de un código de corrección de errores que define qubits lógicos más robustos. Pero el código, por sí mismo, no corrige nada: hace falta medir síndromes (propiedades colectivas que revelan la huella del error) y pasar esos síndromes por un decodificador que infiera el patrón de fallos más probable y prescriba una corrección antes de que la siguiente ronda de puertas cuánticas agrave la situación.
Ahí entra el hardware clásico. Si ese decodificador no es preciso, el qubit lógico se degrada; si no es rápido, se genera un atasco de síndromes; si no es compacto, no se puede escalar junto a cientos o miles de qubits. La tensión entre exactitud y latencia ha sido, durante años, uno de los quebraderos de cabeza del campo. IBM ha abordado el problema con Relay-BP, que nace del enfoque BP tradicional —un algoritmo message-passing que hace “hablar” a nodos de un grafo— pero introduce parámetros de memoria heterogéneos y dinámicos para impedir los ciclos y las simetrías que atrapan a BP en soluciones erróneas.
Relay-BP: la idea de “memoria desordenada” que desbloquea BP para qLDPC
En BP estándar, todos los nodos actualizan creencias con una regla uniforme: cada mensaje se pondera igual, cada nodo recuerda lo mismo. Eso funciona en muchos problemas, pero oscila o converge mal en qLDPC (códigos de baja densidad de paridad cuánticos). Relay-BP añade “perillas” de control: cada nodo tiene una fuerza de memoria distinta (puede recordar más o menos, incluso de forma negativa, lo que le permite “olvidar” decisiones equivocadas) y esas fuerzas varían de modo que rompen simetrías locales. Además, encadena ejecuciones con diferentes memorias (“relay”) para refinar una solución sin reiniciar el algoritmo.
El resultado, reportado por IBM, es un decodificador que supera en precisión a BP+OSD (la referencia tradicional, pero costosa) y mantiene —e incluso mejora— la velocidad de BP puro. Crucialmente, cabe en FPGAs y ASICs con huella reducida, habilitando la decodificación en tiempo real que exige la operación sostenida de qubits lógicos. Esa compacidad era imprescindible para saltar del papel al hardware.
¿Qué hay de nuevo ahora? FPGAs AMD y decodificación 10× más rápida
El paso que trasciende del laboratorio es la implementación en FPGAs de AMD y la demostración de que el decodificador, empaquetado en lógica reconfigurable, no solo sigue el ritmo del experimento cuántico, sino que lo hace sobrado: 10 veces más rápido que el umbral necesario para el régimen demostrativo que IBM se ha fijado como meta intermedia (memoria cuántica con decodificación en tiempo real). La cifra no es un titular de marketing: significa margen temporal para pipeline, latencias de lectura, comunicación cryo-caliente y, sobre todo, escalado hacia más qubits y códigos más anchos.
Este logro encaja con la hoja de ruta de IBM: a corto plazo, poner a prueba la decodificación real-time en memoria cuántica; a medio, llevarla al procesamiento lógico; y, a final de década, arquitecturas tolerantes a fallos en su ecosistema Starling/Kookaburra y la plataforma Quantum System Two, modular y pensada para acoplar cómputo clásico y cuántico como un superordenador cuántico-céntrico.
Por qué AMD (y por qué FPGAs)
Los FPGAs son el puente ideal entre prototipo y producto: permiten paralelismo masivo, latencias bajas, determinismo temporal y se reconfiguran para iterar diseños. Para decodificación qLDPC, donde hay mensajería entre nodos y actualizaciones en paralelo, encajan como un guante. AMD aporta, además, un stack clásico muy profundo: CPUs EPYC, GPUs Instinct y FPGAs/Xilinx alimentan ya los exascale (Frontier, El Capitan). Ese ADN HPC/AI facilita integrar pipelines híbridos donde el decodificador comparte memoria y red con simulación cuántica, IA de control y orquestación.
La colaboración IBM-AMD anunciada en agosto ponía precisamente el acento en esta convergencia: cuántica + HPC + IA en flujos híbridos donde cada parte resuelve lo que mejor sabe —qubits para simular materia y reacciones, clásico para optimización, IA para estimación y calibración—. La corrección de errores es el pegamento silencioso que permite que todo funcione hora a hora sin que el ruido arruine la fiesta.
Qué habilita —y qué no— este hito
- Sí habilita: experimentos de memoria cuántica con decodificación real-time en hardware estándar, un paso clave previo a la lógica tolerante a fallos.
- Sí sugiere: escalabilidad; si hoy hay 10× de margen, mañana puede traducirse en más qubits, códigos más complejos o latencias más estrictas sin rediseñar desde cero.
- No significa todavía: un procesador tolerante a fallos completo. IBM es claro: el estudio se centra en memoria; la lógica añade más ancho y complejidad, y el hardware de decodificación debe ser aún más compacto para pegarse a la frecuencia de puertas.
Aun así, cerrar el bucle de lectura-síndrome → decodificación → corrección en tiempo real con holgura es exactamente el tipo de progreso incremental que la industria necesita para pasar del “posible” al “operativo”.
Tabla de hitos: error correction y supercomputación cuántico-céntrica de IBM
| Fecha | Hito | Detalle técnico | Relevancia |
|---|---|---|---|
| Ago 2025 | IBM & AMD anuncian colaboración | Integrar CPUs/GPUs/FPGAs AMD con IBM Quantum para flujos híbridos; foco en decodificación en tiempo real | Pone a AMD al lado de IBM en la ruta a tolerancia a fallos |
| Jul 2025 | Preprint Relay-BP | Decodificador qLDPC basado en BP con memorias desordenadas y modo relé; 10× más preciso que BP+OSD en pruebas, rápido y compacto | Primer decoder viable para FPGAs/ASICs en real-time |
| Oct 2025 | Decodificación en FPGAs de AMD | QEC ejecutada 10× más rápido de lo necesario en FPGAs estándar; objetivo: memoria cuántica con decoding real-time | Elimina un bloqueo práctico para Starling |
| 2026 (prev.) | Kookaburra: pruebas en dispositivo | Test de decodificadores bajo ruido real; hacia lógica tolerante a fallos | Transición de “algoritmo” a “sistema en operación” |
| 2030 (visión) | Quantum-centric supercomputing | Integración fluida cuántico + clásico + IA; fault-tolerance | Ambición de utilidad práctica a gran escala |
¿Qué es “10 veces más rápido de lo necesario”?
En QEC real-time, el requisito mínimo es descifrar cada síndrome antes de que llegue el siguiente lote de mediciones; de lo contrario, se acumulan colas y aumenta la latencia efectiva de corrección, degradando el qubit lógico. “10×” implica decodificar en una fracción del presupuesto temporal disponible, dejando margen para I/O, buffers, telemetría y variabilidad del experimento. Ese colchón es lo que convierte una demo en un bloque constructivo.
Implicaciones para la hoja de ruta de IBM (Starling) y el sector
- IBM: encaja con Quantum System Two, modular, y con su relato de integración híbrida. Relay-BP puede no ser el decoder final, pero materializa un camino de iteraciones que ya salen del “PowerPoint”.
- AMD: refuerza su papel como socio de hardware clásico en el ecosistema cuántico; FPGAs y, potencialmente, GPUs para simulación/IA cerca del qubit.
- Ecosistema: valida el paradigma híbrido (QPU + HPC/IA) y añade presión para estandarizar interfaces (p. ej., Qiskit) y toolchains de co-diseño algoritmo-hardware.
Preguntas frecuentes
¿Qué es Relay-BP y por qué es importante para la corrección de errores cuánticos?
Relay-BP es un decodificador basado en propagación de creencias que introduce memorias desordenadas (incluso negativas) y un modo “relé” que encadena ejecuciones para escapar de trampas y oscilaciones típicas de BP en qLDPC. Es preciso, rápido y compacto, por lo que cabe en FPGAs/ASICs para tiempo real.
¿Por qué usar FPGAs de AMD para decodificar? ¿No bastaría una CPU o GPU?
La decodificación message-passing de qLDPC exige baja latencia y paralelismo fino con determinismo temporal; los FPGAs son ideales. AMD aporta además un stack amplio (CPUs/GPUs/FPGAs) y experiencia exascale, facilitando flujos híbridos con la QPU.
¿“10× más rápido de lo necesario” significa que ya tenemos tolerancia a fallos?
No todavía. El hito cubre memoria cuántica con decodificación real-time. La lógica tolerante a fallos requiere aún más compacidad y ancho en el hardware de decodificación. IBM anticipa tests en 2026 y sigue iterando para la arquitectura Starling.
¿Qué aporta la alianza IBM-AMD más allá de este decodificador?
Exploran un tejido cuántico-céntrico que combine QPU + CPUs/GPUs/FPGAs para algoritmos híbridos (simulación cuántica + IA/HPC). El QEC en tiempo real es una pieza clave, pero el objetivo es un sistema completo capaz de resolver problemas más allá del alcance del cómputo clásico solo.
Referencias: tomshardware, newsroom.ibm, arxiv y ibm
