Durante casi 60 años, la Ley de Moore ha sido la brújula de la industria: cada 18–24 meses, más transistores por chip y, con ello, más potencia por euro y por vatio. Pero ese ciclo virtuoso ha chocado con un muro físico. A escalas de unos pocos nanómetros, los efectos cuánticos, las corrientes de fuga y la densidad térmica convierten la miniaturización adicional del silicio en un juego con retornos decrecientes. El resultado es visible: frecuencias estancadas alrededor de los 5 GHz, ganancias cada vez más modestas por nodo y una escalada de coste y complejidad que solo unas pocas fábricas pueden sostener.
En paralelo, mientras Occidente afina FinFETs y GAAFETs de silicio y empuja la apilación 3D donde puede (memoria HBM, empaquetado avanzado), un equipo de la Universidad de Pekín ha mostrado un atajo: transistores gate-all-around de dos dimensiones basados en bismuto, integrados monolíticamente en 3D a baja temperatura. El estudio, publicado en Nature Materials, propone una pareja de materiales que actúan como si hubieran sido diseñados el uno para el otro: Bi₂O₂Se como semiconductor canal y Bi₂SeO₅ como dieléctrico de puerta. El objetivo no es “exprimir el silicio una vuelta más”, sino cambiar de carril: 2D + GAA + 3D epitaxial para reducir tensión eléctrica, controlar mejor el canal y, sobre todo, apilar funcionalidad sin achicharrar la capa inferior.
A continuación, lo esencial de este enfoque, por qué importa y qué retos quedan antes de que llegue al mercado.
Por qué el silicio se acerca a su límite (y por qué no basta con “hacerlo más pequeño”)
En un transistor nanométrico los electrones ya no “obedecen” como en la macroescala. Aparece túnel cuántico a través del dieléctrico; suben las fugas incluso “apagado”; y la potencia por área crece hasta niveles difíciles de disipar. Cambiar la geometría —de planar a FinFET y de ahí a GAAFET (la puerta rodea el canal “por todas partes”)— mejoró el control electrostático, contuvo fugas y ganó margen de escalado. Pero el material base, Si con SiO₂ u óxidos de alta-κ depositados encima, sigue imponiendo límites: interfaces con trampas, constantes dieléctricas que fuerzan grosores mínimos y temperaturas de proceso incompatibles con apilaciones activas una encima de otra.
La consecuencia: nodos más complejos y caros, ganancias más cortas y una cadena de suministro concentrada en pocas manos. Es tanto un problema físico como geopolítico.
La propuesta de Pekín: un GAAFET 2D de bismuto… y su propio dieléctrico “nativo”
El equipo liderado por Hailin Peng (Peking University) construye un GAAFET de dos dimensiones donde:
- El canal es Bi₂O₂Se, un semiconductor 2D con alta movilidad electrónica y estructura laminar (capas unidas por fuerzas de van der Waals) que facilita interfaces limpias y escalado en grosor atómico.
- La puerta se aísla con Bi₂SeO₅, un dieléctrico que puede crecerse a partir del propio canal (oxidación controlada), lo que favorece una interfaz cristalina y estable frente a combinaciones heterogéneas (si has sufrido trampas en Si/ALD-HfO₂, aquí hay una pista de por qué este emparejamiento es interesante).
¿Por qué esta pareja importa?
- Control electrostático “envolvente”. Al ser GAA, la puerta abraza el canal 2D, lo que reduce la pendiente subumbral, eleva el on/off y sujeta mejor la variabilidad en canales cortos. En las comparativas del trabajo, el GAAFET 2D muestra mejor control que un FET de compuerta única con el mismo canal.
- Interfaz “afinada”. El tándem Bi₂O₂Se/Bi₂SeO₅ exhibe baja energía de formación de interfaz y planitud atómica en STEM, dos ingredientes clave para baja dispersión y baja histéresis. Al no forzar “pegamentos” químicos ajenos, se reducen estados trampa en la frontera canal-dieléctrico.
- Dieléctrico de alta-κ. La constante dieléctrica efectiva del Bi₂SeO₅ permite EOT (espesor equivalente de óxido) subnanométrico en configuraciones que no disparan fugas como ocurriría con SiO₂ (~3,9) cuando intentas adelgazarlo sin más. Tradúzcalo como más control con menos voltaje.
- Proceso a baja temperatura. La laminación/epitaxia a baja T evita “cocinar” la capa inferior, algo que hunde muchos sueños 3D en silicio. Aquí se pueden apilar capas activas —monolithic 3D— sin borrar lo construido.
3D monolítico de verdad: del plano al “rascacielos” de transistores
La integración 3D monolítica que explora el grupo (no confundir con apilados por empaquetado) consiste en fabricar transistores funcionales y conectarlos verticalmente en capas sucesivas dentro de la misma oblea, sin recalentar y dañar el tier inferior. Esto acorta distancias entre lógica y memoria, reduce capacitancias parásitas de interconexión y abre una vía para escalar densidad sin obligar a más litografías imposibles.
Desde el punto de vista de arquitectura, esto acerca la visión de CMOS 3D monolítico: NMOS y PMOS apilados (CFET), macros lógicas con SRAM muy próxima, buffers y caches literalmente encima de los cómputos críticos. Y, crucialmente, con voltajes de operación más bajos, lo que alivia la carga térmica: menos w/ mm² por capa para un térmico total más manejable.
¿Rinde esto? Lo que mide el paper (y lo que no)
El trabajo reporta:
- GAAFETs 2D con canal de unos 2,4 nm y dieléctrico por lado ~4,0 nm; longitudes de puerta que bajan a ≈30 nm y arrays funcionales.
- Pendientes subumbrales cercanas al límite termiónico y objetivos IRDS proyectados a década vista, con histéresis contenida en barridos cíclicos.
- Resistencias de contacto cuantificadas vía Transfer Length Method (TLM) y variabilidad caracterizada en dispositivos short-channel.
- Estabilidad termodinámica de la interfaz Bi₂O₂Se/Bi₂SeO₅ frente a combinaciones clásicas Si/SiO₂ y MoS₂/HfO₂, desde cálculos DFT y evidencia estructural.
Lo que no hay todavía es un “microprocesador” completo o una demostración wafer-scale a 12 ″; hablamos de transistores y arrays, con métricas de dispositivo que pintan bien —on/off, SS, gm vs. Lch— y techo térmico compatible con apilado. El salto de “paper a fábrica” no está resuelto, pero el combo material + proceso despeja dos de los grandes bloqueos del silicio: interfaz y temperatura de integración.
¿Qué cambiaría si esto escala? Tres impactos claros
- Arquitectura de chips. Con 3D monolítico y voltajes más bajos, se puede co-localizar lógica y memoria para matar parte del cuello de botella memoria-CPU/IA. Pensemos en matrices de inferencia con buffers pegados en vertical, o en SRAM con latencias mucho menores. Menos distancia = menos energía por operación.
- Centros de datos. Cada % de eficiencia cuenta. Si el voltaje de operación baja y la densidad lógica sube sin multiplicar las pérdidas parásitas, el PUE (y el TCO) de los centros de datos podría mejorar en dos frentes: chip y sala (menos calor que evacuar por operación útil).
- Geopolítica del silicio. Si un material 2D y su dieléctrico nativo se industrializan, aparecen nuevas cadenas de valor fuera del ecosistema Si-centrado. No “mata” al silicio —la industria no gira en meses—, pero abre un flanco donde países con restricciones de exportación pueden innovar y saltar trayectoria.
Los “peros” que no conviene ignorar
- Escalado industrial. Pasar de chips de laboratorio a producción de alto rendimiento exige oblea grande (8–12 ″), variabilidad bajo control y rendimiento por lote competitivo. Nada de esto es trivial en 2D.
- Contactos y metalización. El contacto a canales 2D sin pinning y con baja Rc a gran escala sigue siendo un arte, aunque hay avances (contactos van der Waals, metalización selectiva).
- Ecosistema EDA y PDKs. Habilitar células estándar, SRAMs y flujos 3D requiere modelos compactos y PDKs robustos; hay base científica, pero falta producto para diseñadores.
- Compatibilidad térmica al apilar varias capas activas. Aunque el proceso sea de baja T, el chip en uso disipará calor; la gestión térmica vertical es un trabajo por derecho propio.
¿Muere la Ley de Moore?
Más que “morir”, se transforma. El escalado geométrico puro deja paso a nuevos ejes: materiales 2D, geometrías GAA, apilación monolítica 3D, co-diseño de lógica y memoria, packaging heterogéneo, especialización por workload (IA, aceleradores, CFET, chiplets). El trabajo de Pekín es otra pieza que sugiere que la “ley” del futuro será una combinación de densidad vertical, bajo voltaje y interfaces limpias más que de “nanómetros” como unidad de marketing.
Qué mirar a partir de ahora
- Replicación independiente de resultados: laboratorios externos fabricando GAAFETs Bi₂O₂Se/Bi₂SeO₅ con métricas comparables.
- Demostradores 3D más complejos: inversores CMOS, celdas SRAM y bloques lógicos apilados con interconexión vertical de baja R/C.
- Integración con silicio: caminos híbridos (p. ej., lógica 2D sobre back-end de obleas de silicio) para acelerar adopción.
- Roadmaps de oblea y herramientas (deposición, litografía, metrología) adaptadas a 2D en volumen.
Conclusión
La microelectrónica no se ha quedado sin ideas: cuando el silicio pide aire, los materiales 2D y la integración 3D monolítica ofrecen un carril alternativo. El duo Bi₂O₂Se/Bi₂SeO₅ muestra que canal y dieléctrico pueden co-evolucionar para devolver control electrostático, bajar voltajes y, sobre todo, apilar. Falta ingeniería y mucha industria entre un paper y un SoC comercial, pero la señal es clara: la “Ley de Moore” del futuro tendrá más dimensiones de las que creíamos.
Preguntas frecuentes
¿Qué es un GAAFET 2D y en qué se diferencia de un FinFET de silicio?
Un GAAFET (Gate-All-Around) rodea el canal con la puerta por todos los lados, ofreciendo mejor control electrostático que un FinFET (donde la compuerta abraza tres caras del canal). Si además el canal es 2D (grosor atómico, interfaces van der Waals), se reducen trampas y dispersión en la interfaz, lo que mejora on/off, SS y variabilidad en canales cortos.
¿Por qué usar Bi₂O₂Se como semiconductor y Bi₂SeO₅ como dieléctrico?
Porque forman una interfaz estable y plana a escala atómica: el dieléctrico puede crecerse del propio canal (oxidación controlada), lo que reduce defectos. Además, Bi₂SeO₅ es alta-κ, permitiendo EOT muy bajo sin disparar fugas, y Bi₂O₂Se ofrece movilidad elevada en estructura laminar.
¿Qué aporta la “integración 3D monolítica” frente al empaquetado 3D que ya existe?
El empaquetado 3D (p. ej., chiplets, HBM) apila chips ya fabricados. La 3D monolítica fabrica capas activas una sobre otra en la misma oblea, con conexión vertical densa y distancias mínimas entre lógica y memoria, algo clave para cortar latencia y energía por acceso.
¿Cuándo veremos procesadores comerciales con estos materiales 2D?
A corto plazo, es más realista esperar demostradores (inversores, SRAM, bloques lógicos) y integraciones híbridas con silicio que un CPU/GPU completo. Los cuellos de botella están en escala de oblea, variabilidad, contactos y PDKs. A medio plazo, si los hitos de wafer-scale y rendimiento por lote avanzan, podríamos ver bloques especializados 2D conviviendo con silicio.
¿Qué implicaciones tendría para los centros de datos y la eficiencia energética?
Voltajes de operación más bajos y apilación monolítica significan menos energía por operación y menos distancia para mover datos entre lógica y memoria. En agregados masivos (IA, analítica), esa mejora por chip se traduce en ahorros sistémicos y menor huella térmica, con impacto en PUE y TCO del centro de datos.
