La industria de los semiconductores lleva años buscando cómo seguir aumentando la densidad de los chips cuando reducir transistores se vuelve cada vez más difícil. La respuesta más conocida hasta ahora ha sido el empaquetado avanzado: chiplets, memoria apilada, interposers, 3D V-Cache o HBM. Pero un equipo de la Universidad de Illinois Urbana-Champaign ha demostrado una ruta distinta y mucho más profunda: fabricar varias capas de transistores de silicio directamente una encima de otra dentro del mismo chip.
El avance, liderado por el profesor Qing Cao, se basa en integración monolítica 3D con silicio monocristalino. Dicho de forma sencilla: en lugar de fabricar varios chips por separado y unirlos después en el encapsulado, los investigadores han construido nuevas capas activas de circuitería sobre una capa ya terminada. El resultado inicial son tres niveles apilados, cada uno con 625 transistores, con rendimientos de fabricación entre el 98 % y el 100 % incluso en un entorno académico de sala limpia, según la información publicada por Illinois Grainger Engineering.
La investigación, publicada en Nature, apunta a una de las grandes obsesiones de la microelectrónica actual: seguir aumentando capacidad de cálculo, velocidad de comunicación interna y eficiencia energética sin depender únicamente de hacer los transistores cada vez más pequeños.
Apilar chips no es lo mismo que apilar transistores
Los chips 3D ya existen en productos comerciales. HBM apila memoria junto a aceleradores de IA. AMD 3D V-Cache coloca una capa adicional de caché sobre el die de cómputo. Intel usa arquitecturas basadas en tiles y empaquetado avanzado para combinar bloques fabricados por separado. Estas técnicas han permitido saltos importantes, pero siguen trabajando con piezas completas fabricadas en obleas distintas y unidas después.
La integración monolítica 3D plantea otra cosa. Cada capa de dispositivos se construye directamente sobre la anterior durante el proceso de fabricación. Eso permite conexiones verticales mucho más densas, separaciones más pequeñas entre capas y alineación a escala nanométrica. Según la Universidad de Illinois, este enfoque puede ofrecer entre 10 y 100 veces más densidad de conexiones verticales que el apilado convencional basado en TSV, las vías verticales usadas para conectar chips o wafers completos.
La diferencia no es solo académica. En un procesador moderno, buena parte del consumo y la latencia viene de mover datos entre bloques. Si esos bloques están más cerca y se conectan con más densidad, puede reducirse la energía necesaria para comunicar partes del chip y aumentar el ancho de banda interno. Para inteligencia artificial, HPC, memoria caché, procesamiento de señales y circuitos especializados, esa cercanía puede ser muy valiosa.
El propio Qing Cao lo explica con una comparación fácil de entender: hoy una celda SRAM necesita seis transistores en un mismo plano para almacenar un bit. Con integración vertical, esos transistores pueden repartirse entre varias capas. Es como sustituir una urbanización extendida por edificios en altura: la función es la misma, pero ocupa menos superficie y las comunicaciones internas pueden ser más rápidas.
| Tecnología | Qué apila | Limitación principal |
|---|---|---|
| Chiplets | Bloques completos fabricados por separado | Conexiones menos densas que dentro del die |
| HBM | Capas de memoria | Muy útil, pero centrada en memoria |
| 3D V-Cache | Caché sobre die de CPU | Apilado posterior sobre un chip ya fabricado |
| Integración monolítica 3D | Capas de transistores dentro del mismo chip | Gran reto térmico y de fabricación |
| Método de Illinois | Nanomembranas de silicio monocristalino | Aún en fase de investigación |
La barrera térmica que frenaba el silicio 3D
El principal problema para fabricar transistores encima de otros transistores era la temperatura. Los procesos habituales para formar silicio cristalino de alta calidad y fabricar dispositivos de alto rendimiento pueden acercarse a los 1.000 °C. Esa temperatura destruiría o degradaría las capas inferiores ya metalizadas, porque los interconectores y materiales usados en circuitos terminados no soportan ese tratamiento.
La industria suele situar el límite térmico de capas superiores en torno a 400 °C una vez completada la primera capa de circuitería. Ese margen hacía muy difícil usar silicio monocristalino estándar para capas adicionales. Por eso muchos intentos previos recurrieron a materiales alternativos, como silicio policristalino, óxidos metálicos, nanotubos de carbono o semiconductores bidimensionales. El problema es que esos materiales suelen presentar límites de rendimiento, uniformidad o fiabilidad.
El equipo de Illinois ha esquivado esa barrera con nanomembranas ultrafinas de silicio monocristalino, de 10 nanómetros o menos. Estas láminas se extraen de una oblea donante y se transfieren sobre el sustrato receptor, que ya contiene una primera capa de circuitos terminada. La transferencia se realiza mediante un laminador de rodillo y la unión requiere 200 °C o menos, muy por debajo del límite térmico aceptado por la industria para capas posteriores.
La elección de transistores junctionless también es importante. En lugar de depender de procesos de dopado posteriores a alta temperatura, el material se prepara antes del apilado con dopado uniforme. Como las láminas de silicio son extremadamente finas, la puerta del transistor puede controlar el canal de forma eficaz, mientras se reduce la resistencia de contacto parásita.
Tres capas, SRAM funcional y rendimiento comparable
El resultado experimental no se limita a una demostración visual. Los investigadores construyeron tres capas apiladas, cada una con 625 transistores, y obtuvieron buena uniformidad y rendimiento elevado. Las densidades de corriente de salida fueron comparables a las de transistores de silicio estándar fabricados sobre obleas convencionales con procesos de alta temperatura, y al menos entre tres y cuatro veces superiores a las de dispositivos monolíticos fabricados con materiales alternativos.
Además, el equipo conectó las capas mediante líneas metálicas verticales y demostró circuitos lógicos 3D y celdas SRAM funcionales. Este punto es relevante porque acerca la tecnología a aplicaciones reales. No se trata solo de apilar material semiconductor, sino de demostrar que las capas pueden comunicarse y formar circuitos útiles.
Aun así, conviene no exagerar el alcance inmediato. Esta tecnología no va a sustituir mañana a los chiplets ni al empaquetado avanzado. El camino hacia una fundición industrial exige resolver escalado, compatibilidad con procesos comerciales, control de defectos, integración con metalización, diseño térmico, herramientas EDA, pruebas y costes. La propia Universidad de Illinois señala que el equipo trabaja ahora para trasladar el proceso a una fundición de semiconductores industrial.
El dato positivo es que el proceso parece pensado desde el principio para ser compatible con silicio estándar, no con materiales exóticos. Eso puede facilitar su adopción si se demuestra que funciona en obleas más grandes, con capas adicionales y con diseños más complejos.
Una ruta para seguir escalando sin encogerlo todo
La ley de Moore, entendida como el aumento sostenido de transistores por chip, se ha ralentizado por razones físicas y económicas. Los transistores se han acercado a límites donde las dimensiones atómicas, los efectos cuánticos, la variabilidad, el coste de fabricación y la complejidad del diseño hacen que cada nueva generación sea más difícil.
Construir hacia arriba ofrece una salida. No elimina la necesidad de seguir mejorando transistores, pero añade una dimensión extra. En lugar de intentar meter todo en una superficie plana, permite repartir funciones entre capas, acortar interconexiones y aumentar densidad sin depender tanto de reducir el tamaño lateral de cada dispositivo.
Para la IA, este enfoque puede ser especialmente interesante. Los aceleradores modernos están limitados por el movimiento de datos entre memoria, caché, unidades de cálculo y redes internas. Si los circuitos pueden integrarse en vertical con conexiones muy densas, podrían diseñarse arquitecturas más compactas y eficientes, con memoria y lógica mucho más próximas.
También podría tener impacto en SRAM, una de las piezas más importantes y costosas dentro de muchos chips. La memoria caché ocupa una parte enorme del área de CPUs y GPUs. Si una celda SRAM puede distribuirse en varias capas, el ahorro de superficie puede ser considerable.
La investigación de Illinois no declara el final del apilamiento de chips. Más bien abre otra vía que podría convivir con chiplets, HBM, empaquetado avanzado y nuevas arquitecturas. El futuro probablemente no será una sola técnica, sino una combinación de escalado 2D, apilado monolítico, empaquetado 3D y sistemas heterogéneos.
Lo importante es que el apilamiento ya no se limita al encapsulado. Empieza a entrar dentro del propio chip. Y si esa transición llega a producción, el próximo salto de densidad no vendrá solo de transistores más pequeños, sino de transistores colocados en altura.
Preguntas frecuentes
¿Qué han demostrado los investigadores de Illinois?
Han demostrado una forma de apilar tres capas de transistores de silicio monocristalino directamente dentro del mismo chip, usando nanomembranas ultrafinas y un proceso de baja temperatura.
¿En qué se diferencia de los chiplets o de HBM?
Los chiplets y HBM apilan o integran piezas fabricadas por separado. La integración monolítica 3D fabrica nuevas capas de transistores directamente sobre capas ya terminadas.
¿Por qué es importante la baja temperatura?
Porque las capas inferiores ya tienen circuitería y metalización. Procesos cercanos a 1.000 °C las dañarían, mientras que este método trabaja a 200 °C o menos.
¿Llegará pronto a chips comerciales?
Todavía no. Es un avance de investigación con buenos resultados iniciales, pero debe trasladarse a fundiciones industriales y demostrar escalabilidad en diseños más complejos.
