SiFive ha presentado su segunda generación de IP Intelligence para procesadores RISC-V, una familia orientada a acelerar cargas de inteligencia artificial desde el far edge e IoT hasta el centro de datos. La gama incorpora cinco productos: los nuevos X160 Gen 2 y X180 Gen 2, y las revisiones X280 Gen 2, X390 Gen 2 y XM Gen 2, con mejoras en cómputo escalar, vectorial y, en el caso de XM, matricial. La disponibilidad para licenciamiento es inmediata y el primer silicio se espera para 2.º trimestre de 2026.
La compañía enmarca el anuncio en un momento de fuerte demanda: según datos citados por SiFive, los workloads de IA crecerán al menos un 20 % en todos los entornos tecnológicos, con un 78 % en edge AI. La estrategia de producto refuerza la tesis de que RISC-V es una alternativa creíble para silicio a medida, con configuraciones que escalan desde microcontroladores con vectores estrechos hasta clústeres matriciales para HPC/IA.
Qué hay de nuevo: familia, posicionamiento y casos de uso
- X160 Gen 2 y X180 Gen 2 (serie X100): orientados a far edge e IoT de muy bajo consumo y área contenida, con vectorización para inferencias locales y funciones de control de aceleradores. Sectores objetivo: automoción, robótica autónoma, industrial y IoT inteligente.
- X280 Gen 2 y X390 Gen 2: evolución de la serie X200/X300 con vectores más anchos, nuevos tipos de dato y mejoras de ancho de banda; el X390 duplica la longitud vectorial y añade ALUs vectoriales duales para subir el techo de rendimiento.
- XM Gen 2: núcleo matricial escalable para redes profundas y transformers, diseñado como motor de alto throughput y pensado para multi-instancia en el mismo chip.
Todos los núcleos X-Series pueden actuar como Accelerator Control Unit (ACU): controlan y asisten a aceleradores externos mediante interfaces SSCI (SiFive Scalar Coprocessor Interface) y VCIX (Vector Coprocessor Interface eXtension), simplificando el software de orquestación y permitiendo que el cliente concentre la innovación en el pipeline de datos.
Arquitectura: vector + matriz y una memoria pensada para la IA
1) Tolerancia de latencia de memoria
Una de las novedades más interesantes es el esquema de Memory Latency Tolerance. El núcleo escalar emite instrucciones vectoriales hacia una Vector Command Queue (VCQ); cuando aparece una carga vectorial, la dirección se envía de inmediato al subsistema de memoria. La respuesta se almacena en una Vector Load Data Queue (VLDQ) configurable. Cuando la carga sale de la VCQ, los datos ya esperan, posibilitando un “load-to-use” de un ciclo y evitando burbujas del pipeline. En configuraciones de cuatro núcleos, SiFive habla de hasta 1.024 peticiones pendientes, frente a las 128 de un Xeon reciente.
2) Jerarquía de caché más eficiente
La segunda generación cambia de una jerarquía inclusiva a una no inclusiva, con L2 compartida opcional y mejor utilización efectiva del área de memoria en chip. Resultado: ≈1,5× de capacidad útil frente a Gen 1 con ≈60 % del área previa, liberando superficie para más cómputo o buffers.
3) Exponenciales por hardware
Además del clásico dominio de los MAC, SiFive incorpora una unidad exponencial pipelineada por hardware. Operaciones como softmax —que en BERT-Large pueden suponer más del 50 % de los ciclos residuales tras acelerar los MAC— pasan de 22→15 ciclos con optimización software a ≈5 ciclos en total gracias a esta unidad.
Flexibilidad de integración: del edge al data center
La familia Intelligence Gen 2 enfatiza la modularidad:
- Vectores ajustables para adaptarse a presupuestos de área y potencia.
- XM como bloque matricial escalable y agrupable por clúster; el runtime actual distribuye cargas entre múltiples XM en un mismo chip y la hoja de ruta contempla librerías de IPC para escalar más allá de un die.
- Modo ACU en todas las X-Series para acoplar aceleradores de terceros o del cliente vía SSCI/VCIX, reduciendo tráfico en el bus y mejorando el acoplamiento para pre/post-procesado.
El enfoque encaja con la tendencia de hiperescalares y grandes servicios a diseñar chips propios: muchas arquitecturas siguen con Arm en núcleos de aplicación, pero inyectan núcleos SiFive XM o matrices propietarias gobernadas por control RISC-V de SiFive.
Software y estándares: RVA23, RVV 1.0 y pila madura
Los Gen 2 incorporan soporte a perfiles recientes como RVA23 y amplían las rutas de RVV 1.0 con nuevos tipos de dato, más opciones de caché y puertos de E/S. La base software de SiFive —tras más de cuatro años invirtiendo en IA sobre RISC-V— apunta a una pila unificada capaz de cubrir edge y centro de datos.
Tracción comercial y calendario
SiFive asegura adopción temprana del nuevo X100 por dos compañías de semiconductores Tier 1 de EE. UU., con casos de uso que van desde actuar como ACU junto a un motor matricial hasta usarse como acelerador vectorial autónomo. La licencia de los cinco IP está ya disponible y el primer silicio se espera para Q2 2026. La compañía mostrará la familia en el AI Infra Summit (Santa Clara, 9–11 de septiembre, stand #908).
Por qué importa (y para quién)
- Para arquitectos de silicio: la combinación de vector + matriz bajo una ISA abierta y el modo ACU simplifican SoC heterogéneos, donde el control de memoria es tan determinante como los TOPS.
- Para equipos de MLOps/infra: núcleos XM para batch y X-Series para pre/post-procesado en el mismo die permiten pipelines más compactos, con menos saltos de latencia.
- Para el edge: X160/X180 llevan IA útil (vectores, exponenciales HW, latencias contenidas) a presupuestos térmicos muy agresivos, habilitando determinismo en control y on-device AI con bajo consumo.
Comparativa rápida
| Componente | Rol principal | Cómputo | Casos de uso típicos |
|---|---|---|---|
| X160 Gen 2 | Edge muy restringido | Escalar + vector (estrecho) | IoT, sensores, control de aceleradores |
| X180 Gen 2 | Edge/industrial eficiente | Escalar + vector | Robótica, automoción, visión ligera |
| X280 Gen 2 | Edge/infra rendimiento | Escalar + vector mejorado | IA móvil/infra, DSP avanzado |
| X390 Gen 2 | Alto rendimiento vectorial | Escalar + vector ancho | Pre/post-proceso de LLM/CNN |
| XM Gen 2 | Aceleración matricial | Matriz + vector | LLM, inferencia de alta densidad en data center |
Conclusión
La Intelligence Gen 2 de SiFive es un paso relevante para industrializar RISC-V en IA: combina vectorización madura, un motor matricial escalable, memoria y no lineales optimizadas, y un modo de control de aceleradores que reduce fricción de integración. Si los clientes materializan diseños en 2026 y la pila software acompaña, la propuesta ofrece una ruta flexible y más eficiente para llevar IA desde el dispositivo hasta el centro de datos con una sola ISA.
Preguntas frecuentes (FAQ)
¿Qué diferencia principal aporta Gen 2 frente a la generación anterior?
Tres pilares: tolerancia de latencia de memoria, jerarquía no inclusiva con mejor utilización de caché y exponenciales por hardware para acelerar softmax y otras no lineales.
¿Puedo combinar núcleos vectoriales X-Series con motores matriciales propios?
Sí. Todas las X-Series pueden actuar como ACU vía SSCI/VCIX, coordinando aceleradores externos y simplificando el stack software.
¿Cuándo habrá hardware comercial?
La IP está disponible para licencia hoy; SiFive estima primer silicio en Q2 2026.
¿Dónde ver demos y documentación técnica?
SiFive presenta la familia en el AI Infra Summit (Santa Clara, 9–11 de septiembre) y mantiene product briefs públicos para cada serie en su web.
vía: SiFive
