La carrera por seguir reduciendo el tamaño de los transistores —y, con ello, aumentar rendimiento y eficiencia en chips para centros de datos, informática de alto rendimiento y cargas de trabajo de Inteligencia Artificial— se está jugando en dos frentes a la vez: litografía más precisa y nuevas arquitecturas/materiales que permitan seguir escalando cuando el silicio empiece a rozar sus límites físicos.
En esa doble apuesta se enmarca el último hito compartido por Intel Foundry, que ha anunciado avances en dos proyectos distintos pero conectados por un mismo objetivo: convertir innovación de laboratorio en procesos manufacturables. Por un lado, la compañía ha alcanzado junto a ASML la fase de acceptance testing (pruebas de aceptación) del TWINSCAN EXE:5200B, uno de los equipos más avanzados de litografía EUV de Alta Apertura Numérica (High NA EUV). Por otro, Intel e Imec han presentado resultados de integración en obleas de 300 mm para transistores basados en materiales 2D, una línea de investigación que busca extender la miniaturización más allá de lo que el silicio podría sostener en el futuro.
High NA EUV: del “funciona” al “produce”
En litografía, no basta con demostrar que una nueva herramienta puede imprimir patrones más finos. La barrera real está en convertir esa capacidad en productividad, repetibilidad y control a ritmos compatibles con una fábrica moderna. El anuncio de Intel sitúa el EXE:5200B justo en ese punto: el paso de validación técnica a métricas que importan para producción.
Según los datos compartidos, el EXE:5200B mantiene la alta resolución de la primera generación (EXE:5000), pero eleva el listón en dos indicadores especialmente sensibles:
- Hasta 175 obleas por hora de salida (wafers per hour), una cifra que apunta a productividad para entornos de fabricación avanzados.
- Overlay de 0,7 nanómetros, es decir, una mejora en la alineación precisa entre capas litográficas, crítica cuando cada nanómetro cuenta y cualquier desajuste se traduce en pérdidas de rendimiento o yield.
La colaboración con ASML se apoya además en una trayectoria previa: Intel recuerda que su experiencia con High NA EUV empezó en 2023 con la llegada del primer equipo comercial High NA a su fábrica de I+D en Oregón. Desde entonces, el foco ha sido validar no solo la resolución, sino el “ecosistema” que hace que la litografía sea útil a escala: máscaras, grabado (etch), metrología y técnicas de mejora de resolución.
Qué cambia con el EXE:5200B
En el detalle técnico, Intel describe tres áreas de innovación habilitadora que explican por qué esta generación es relevante:
- Fuente EUV de mayor potencia
Más potencia significa exposición más rápida a dosis prácticas, mejor ventana de proceso para patrones con alto contraste y, a la vez, un objetivo clave: reducir imperfecciones como la rugosidad de borde y de ancho de línea, problemas que se vuelven más visibles a medida que el patrón se estrecha. - Nueva arquitectura de “wafer stocker”
A primera vista suena a logística, pero en fabricación avanzada la logística es física: estabilidad térmica, manejo consistente de lotes y menos deriva operativa. Esto resulta especialmente importante en flujos que requieren múltiples pasadas o múltiples exposiciones, donde cualquier variación se amplifica. - Control de alineación más estricto
El overlay de 0,7 nm se atribuye a avances en control de stage, calibración de sensores y aislamiento ambiental. Traducido: más control sobre el comportamiento del sistema en condiciones reales, algo esencial si se quiere integrar High NA EUV en capas críticas.
El resultado que se vende a los diseñadores no es tanto “más ciencia”, sino reglas de diseño más flexibles, potencial para reducir pasos y número de máscaras, y con ello un proceso más simple que, en teoría, debería llevar a mejores yields y una rampa más rápida hacia producción estable. Intel insiste, eso sí, en que la industria aún está en una fase temprana del recorrido.
Más allá del silicio: transistores 2D en obleas de 300 mm
El segundo frente es aún más a largo plazo, pero no menos estratégico. Intel plantea una idea que se repite cada vez más en foros de investigación: llegará un punto en el que las dimensiones sean tan pequeñas que los átomos de silicio dejen de comportarse de forma “ideal” para seguir aumentando rendimiento.
Ahí entran los materiales 2D, capaces de organizarse en capas de apenas unos átomos de grosor. Intel cita la familia de los dicalcogenuros de metales de transición (TMD) como candidata por su promesa de control de corriente y escalabilidad. El problema, reconocido abiertamente, es que una cosa es el avance de laboratorio y otra su adopción en una fábrica compatible con 300 mm.
En ese contexto, Intel e Imec han presentado en IEDM un avance que apuntan como clave: una integración manufacturable en 300 mm de contactos source/drain y módulos de gate stack para transistores 2D (2DFETs), usando:
- WS₂ y MoS₂ para n-type
- WSe₂ para p-type
La pieza central del enfoque descrito es un grabado selectivo de óxido aplicado sobre capas 2D de alta calidad crecidas por Intel, que estaban capadas con una pila AlOx/HfO₂/SiO₂. Esa combinación permitió crear contactos superiores estilo damascene, es decir, metal embebido en una estructura tipo “trinchera”, sin comprometer la integridad del canal 2D subyacente.
El mensaje entre líneas es claro: uno de los grandes cuellos de botella de los 2DFET no es “si el material funciona”, sino si se puede fabricar de manera realista con módulos de contacto y puerta compatibles con integración de clase producción.
“Manufacturabilidad” como palabra clave
Intel resume el significado de ambos hitos con una tesis: la innovación útil es la que se integra con disciplina, la que convierte novedad en fiabilidad y reduce sorpresas cuando se pasa del paper al tape-in. En ese marco, la colaboración “abierta” con actores como ASML e Imec se presenta como un acelerador que acorta curvas de aprendizaje, comparte ventanas de proceso, metrología y modos de fallo, y permite a clientes y ecosistema moverse con restricciones de diseño más realistas.
La lectura para el sector es que el camino hacia las próximas olas de chips —en especial para cargas de trabajo de Inteligencia Artificial y sistemas de alto rendimiento— no depende de un solo avance milagroso, sino de una suma: herramientas más capaces (High NA EUV) y nuevos materiales/arquitecturas (2D) que, en ambos casos, deben demostrar algo que siempre cuesta más que el titular: ser fabricables a escala.
Preguntas frecuentes
¿Qué es High NA EUV y por qué importa para los chips de próxima generación?
Es una evolución de la litografía EUV que busca imprimir patrones más finos y con mayor precisión. En nodos cada vez más avanzados, esa mejora puede reducir complejidad del proceso (pasos y máscaras) y ayudar a mejorar rendimiento y yield.
¿Qué significa “overlay de 0,7 nm” en un escáner litográfico?
Es una medida de alineación entre capas. Cuanto menor, más precisión al superponer patrones en distintas etapas. En tecnologías avanzadas, el overlay puede ser determinante para evitar defectos y pérdidas de rendimiento.
¿Por qué se habla de materiales 2D como alternativa futura al silicio?
Porque, a escalas extremas, el silicio puede empezar a perder capacidad para mantener las mejoras esperadas. Los materiales 2D prometen canales ultrafinos con buen control de corriente, pero el reto es hacerlos manufacturables en obleas de 300 mm.
¿Qué aporta la integración “damascene” en transistores 2D?
Permite formar contactos superiores mediante un proceso compatible con fabricación avanzada, integrando metal en estructuras definidas sin dañar el canal 2D, que es uno de los puntos críticos para que estos dispositivos sean viables a gran escala.
vía: community.intel
