---
title: "Samsung redobla la apuesta por el “DTCO”: así quiere exprimir cada nanómetro combinando diseño y proceso para mejorar rendimiento, área y consumo"
description: "En un sector acostumbrado a medir el progreso en nanómetros y a celebrar cada salto de nodo como sinónimo de velocidad y eficiencia, Samsung Foundry ha puesto nombre a la palanca que, según sus direct..."
url: https://revistacloud.com/samsung-redobla-la-apuesta-por-el-dtco-asi-quiere-exprimir-cada-nanometro-combinando-diseno-y-proceso-para-mejorar-rendimiento-area-y-consumo/
date: 2025-10-26
modified: 2025-10-26
author: "Noticias Cloud"
image: https://revistacloud.com/wp-content/uploads/2025/10/samsung-electronics-Pyeongtaek-p2.jpg
categories: ["Empresas", "Noticias"]
tags: ["Samsung"]
type: post
lang: es
---

# Samsung redobla la apuesta por el “DTCO”: así quiere exprimir cada nanómetro combinando diseño y proceso para mejorar rendimiento, área y consumo

En un sector acostumbrado a medir el progreso en nanómetros y a celebrar cada salto de nodo como sinónimo de velocidad y eficiencia, **Samsung Foundry** ha puesto nombre a la palanca que, según sus directivos, marcará la diferencia en la próxima década: **DTCO (Design-Technology Co-Optimization)**, o **optimización conjunta de diseño y proceso**. Durante el *8.º Workshop de Intercambio Academia-Industria de Semiconductores*, celebrado en el COEX de Seúl en el marco de **SEDEX 2025**, **Shin Jong-sin**, vicepresidente de la división de fundición de Samsung, defendió que **el escalado puro de la litografía ya no basta** y que la mejora real vendrá de **co-diseñar la arquitectura de los chips junto a las reglas del proceso**.

> “Con la miniaturización por sí sola, las ganancias se quedan en el entorno del 10-15 %”, advirtió Shin. “A medida que empujamos hacia nodos cada vez más finos, las mejoras de proceso tocan techo y la industria mira al DTCO para seguir avanzando”.

## Del “más pequeño es mejor” al “mejor pensado es mejor”

La tesis de Samsung parte de un diagnóstico cada vez más compartido: **un salto de nodo** —del “N” al “M”, en la jerga del sector— **ya no multiplica el rendimiento** ni reduce el área como antes. Según Shin, en la práctica, el paso de generación suele arrojar **aprox. un 15 % más de rendimiento y un 15 % menos de área**, muy lejos de los factores de 2× asociados al viejo “mito” de la Ley de Moore. En ese contexto, **DTCO** propone **romper la frontera** tradicional entre lo que decide el **diseñador** (arquitectura, bibliotecas de celdas, topologías de interconexión) y lo que impone el **proceso** (reglas de enrutado, profundidad de metalización, recursos de potencia, restricciones de *pitch*).

¿Cómo funciona en la práctica? **El equipo de diseño plantea requerimientos funcionales y cuellos de botella**, y **los ingenieros de proceso ajustan reglas y *stacks*** —desde el ancho de pistas hasta la altura de celdas o el número de pistas (*tracks*) por fila— **para habilitar nuevas opciones**, que a su vez **desbloquean** mejores colocaciones (*placement*), rutas más cortas o celdas más eficientes. Ese **toma y daca** permite, por ejemplo, **compactar bloques críticos**, **reducir la capacitancia de interconexión**, **mejorar la distribución de potencia** y **bajar el consumo** sin sacrificar *timing*.

Shin puso cifras al impacto: **en 7 nm, alrededor de un 10 % de la mejora global** en rendimiento provino ya de **DTCO**. **Por debajo de 3 nm**, la compañía **espera que esa contribución escale hasta el **50 %****. No es casual que tanto **Samsung** como **TSMC** cuenten hoy con **equipos dedicados** a esta disciplina, obligados por la **física** (efectos cuánticos, variabilidad, *IR-drop*, *electromigration*) y por una demanda —la de la **IA**— que crece a ritmos que **“duplican cada pocos meses”** mientras el silicio avanza **a paso de 1-2 %** por revisión de nodo.

## De planar a FinFET y ahora GAA: el terreno donde DTCO marca diferencias

El directivo repasó la evolución de la **arquitectura del transistor**: del **planar** clásico a **FinFET** y, más recientemente, a **GAA (Gate-All-Around)**, donde la puerta envuelve **completamente** el canal para mejorar el **control electrostático** y reducir fugas. Samsung presume de haber sido **pionera en FinFET a 14 nm** y de llevar **GAA** a **volúmenes de producción**, con **miles de millones de transistores GAA** ya integrados en dispositivos como **smartphones**.

Precisamente **GAA** es un buen ejemplo de cómo **DTCO** traduce física en **ventajas de diseño**. A diferencia de FinFET, la estructura GAA **permite jugar con el número de “hilos” (nanoláminas/nanowires) y con la altura de las celdas**, lo que abre la puerta a **bibliotecas más flexibles**. Samsung explota ese margen con lo que denomina **“Hypercell”**: **celdas personalizadas de mayor tamaño** en **rutas críticas** (para ganar *drive* y cerrar *timing*) combinadas con **celdas estándar más compactas** en zonas menos exigentes. **El área total puede crecer ligeramente**, pero a cambio **mejora la velocidad y la eficiencia energética**, lo que **eleva el ROI** del nodo sin esperar a la siguiente litografía.

## No todo es P, A y P: la “P” de Power Integrity gana peso

Otro pilar que **DTCO** está reforzando es el de la **integridad de potencia (PI, *Power Integrity*)**. Shin subrayó que el perfil de consumo y la **estabilidad de la red de alimentación** se han convertido en **disciplina crítica** dentro de las *foundries*. **Simular la malla de potencia** y el **flujo de corriente** en fases tempranas —cuando el diseño aún es maleable— permite **anticipar caídas de tensión** (*IR-drop*), **mitigar ruido** y **evitar sorpresas** de última hora que, de otro modo, obligarían a sobre-dimensionar o a **degradar frecuencia**. “Si el trabajo de PI se incorpora desde el **setup** del diseño, es más factible **entregar el chip optimizado** que pide el cliente”, defendió.

## IA para diseñar mejores celdas (y no morir en bibliotecas infinitas)

La fundición surcoreana también está aplicando **inteligencia artificial** en una tarea históricamente **artesanal**: la **generación de celdas**. Tradicionalmente, los proveedores crean **miles de celdas** (NAND, NOR, AOI, OAI, *flip-flops*, *latches*, variaciones de *drive*, diferentes alturas), pero **solo una fracción** se usa de forma intensiva. Según explicó Shin, **modelos de IA analizan el resultado de la síntesis RTL** para **identificar combinaciones** y **patrones** de uso frecuentes, y a partir de ahí **producen celdas compuestas “a medida”**. Con esas nuevas piezas, un **segundo ciclo de *Place & Route*** puede **exprimir área y consumo** más allá de lo que lograría una biblioteca genérica.

La idea encaja con la filosofía **DTCO**: en vez de forzar al diseño a **adaptarse** a lo que permite el proceso, se **modulan** ambos lados —**reglas de proceso** y **oferta de celdas**— para atender de forma **óptima** lo que **realmente** necesita el circuito objetivo.

## Más allá de DTCO: hacia SPCO y SDTCO

Shin cerró su intervención con una mirada a futuro: lo que hoy es **DTCO** —diseño y proceso— evolucionará hacia **SPCO (System-Process Co-Optimization)** y **SDTCO (System-Design-Technology Co-Optimization)**, **extendiendo** el enfoque de co-diseño al **nivel de sistema**. En esa visión, **arquitectura**, **microarquitectura**, **bibliotecas**, **interconexión**, **paquete** (encapsulado) e incluso **integración 2.5D/3D** se tratarían como **un único espacio de optimización**, con reglas y objetivos compartidos. La tendencia encaja con la **heterogeneidad** que ya domina el mercado —GPUs, NPUs, chiplets, HBM, *chip-on-wafer-on-substrate*— y con clientes que **piden soluciones** (rendimiento por vatio, latencia, coste por *die*, tiempo de comercialización), no simplemente **nodos**.

## El contexto competitivo: todos miran al mismo sitio

Aunque el directivo evitó referencias directas a rivales, admitió que **TSMC** y **Samsung** **mantienen equipos de DTCO** trabajando **codo con codo** con clientes *fabless* y con proveedores de **EDA**. Tiene lógica: en un mundo donde los **hitos de proceso** aportan **10-15 %** por salto, **cualquier optimización de 1-2 %** —que en otros ámbitos parecería marginal— **decide contratos** y **viabilidades**. Es en ese margen donde el **arte** de alinear **PPA** (*Performance, Power, Area*) con **plazos** y **costes** se convierte en ventaja estratégica.

## Qué puede esperar el ecosistema

Para los **diseñadores de chips**, la expansión de **DTCO** significa **más interactividad** con la *foundry* y **más iteraciones** tempranas, pero también **menos sorpresas** a final de ciclo. Librerías **a medida**, reglas de enrutado **ajustadas** a la topología real y una malla de potencia **dimensionada con datos** pueden reducir **riesgos de cierre** y **retrabajos**.

Para los **proveedores de EDA**, el mensaje es una invitación (y un desafío): **exponer modelos** de proceso más **ricos**, **automatizar** exploraciones de diseño-proceso y **cerrar el bucle** con herramientas de **síntesis** y **P&R** que hablen el mismo idioma que la *foundry*.

Para los **clientes finales** —electrónica de consumo, *hyperscalers*, automoción, redes—, la promesa es concreta: **chips más rápidos y eficientes** sin esperar a un milagro de litografía. En un mercado empujado por la **IA** —que devora memoria y *compute*—, **exprimir cada vatio y milímetro** puede ser la diferencia entre lanzar a tiempo o quedar fuera de juego.

## Las incógnitas: transparencia, métricas y calendario

Quedan preguntas. ¿Cuánta **transparencia** habrá en las **“reglas DTCO”** que una *foundry* ofrece a cada cliente? ¿Cómo se **medirá** el aporte real de DTCO al PPA más allá de la narrativa comercial? ¿En qué **plazos** llegarán estas mejoras a nodos de **3 nm y por debajo**? Y, sobre todo, ¿cómo **evolucionará** el **equilibrio** entre llevar DTCO al límite y **mantener** la **portabilidad** del diseño entre distintas fundiciones?

Shin no dio detalles de productos concretos ni de hojas de ruta públicas. Pero el mensaje es inequívoco: la **competencia** en 3 nm y en la futura **escala sub-3 nm** ya **no se decide solo en la sala blanca**, sino también en los **ficheros de diseño**, los **scripts** y las **bibliotecas**. **DTCO** es, para Samsung, el nombre de esa frontera.

---

## Preguntas frecuentes

**¿Qué es exactamente DTCO (Design-Technology Co-Optimization) y en qué se diferencia del escalado tradicional?**
DTCO es un **enfoque de co-diseño** en el que **diseño** y **proceso** se ajustan **en conjunto**: se revisan reglas de *layout*, alturas de celdas, número de pistas, mallas de alimentación o bibliotecas de celdas para **optimizar PPA** más allá de lo que ofrece el **escalado litográfico** por sí solo. Frente al “más pequeño es mejor”, DTCO busca **“mejor pensado es mejor”**.

vía: [thelec.kr](https://www.thelec.kr/news/articleView.html?idxno=42620)