--- title: "Huawei desafía los límites térmicos del chip 3D con su ley Tau" description: "Huawei quiere demostrar que apilar lógica en tres dimensiones no tiene por qué convertir un procesador en un problema térmico. La compañía ha publicado nuevos datos de su Kirin 2026 , el primer SoC mó..." url: https://revistacloud.com/huawei-desafia-los-limites-termicos-del-chip-3d-con-su-ley-tau/ date: 2026-09-08 modified: 2026-09-07 author: "Noticias Cloud" image: https://revistacloud.com/wp-content/uploads/2025/08/amd-huawei-intel.jpg categories: ["Noticias", "Tecnología"] tags: ["chips", "huawei"] type: post lang: es --- # Huawei desafía los límites térmicos del chip 3D con su ley Tau Huawei quiere demostrar que apilar lógica en tres dimensiones no tiene por qué convertir un procesador en un problema térmico. La compañía ha publicado nuevos datos de su **Kirin 2026**, el primer SoC móvil que utiliza su arquitectura LogicFolding bajo la llamada **Tau (τ) Scaling Law**, con la que asegura haber elevado alrededor de un 55 % la densidad de transistores mientras reduce el consumo en varios bloques del chip a igualdad de rendimiento. La propuesta busca avanzar más allá del escalado clásico basado únicamente en fabricar transistores cada vez más pequeños. **Las claves del Huawei Kirin 2026 en 20 segundos** - Huawei sostiene que LogicFolding aumenta cerca de un 55 % la densidad del Kirin 2026 frente al Kirin 9030 Pro. - La arquitectura divide lógica entre capas activas conectadas verticalmente mediante hybrid bonding. - A igual rendimiento, la compañía declara recortes de consumo del 66 % en la NPU, 58 % en GPU y 41 % en el núcleo CPU de alto rendimiento. - El principal reto sigue siendo controlar calor, alineación, rendimiento de fabricación y herramientas EDA. El planteamiento fue presentado públicamente por Huawei durante 2026 y posteriormente ampliado en una segunda versión del trabajo *A time scaling theory for multi-layer electronic systems*, publicado en ChinaXiv. Se trata de un **preprint**, por lo que los resultados comunicados por la compañía todavía no equivalen a una validación independiente ni a pruebas sobre dispositivos comerciales realizadas por laboratorios externos. Esa cautela es especialmente necesaria porque Huawei presenta Tau Scaling como algo más amplio que una nueva técnica de encapsulado. La idea es cambiar el criterio de mejora: en lugar de medir el progreso únicamente por cuánto puede reducirse físicamente un transistor, tratar de acortar el tiempo que necesita la información para desplazarse a través del dispositivo, los circuitos, el chip y el sistema. ## LogicFolding: acortar cables en vez de encoger siempre el transistor La implementación más visible de esa teoría es **LogicFolding**. Los chips tridimensionales no son nuevos. La industria lleva años utilizando apilamiento en memorias como HBM y desarrolla tecnologías cada vez más sofisticadas para colocar varios dies dentro del mismo encapsulado. Lo menos habitual es apilar grandes cantidades de **lógica activa**, porque CPU, GPU o NPU generan bastante más calor que una capa de memoria. Huawei propone dividir circuitos digitales, analógicos y de memoria entre diferentes capas activas y conectarlas mediante enlaces verticales extremadamente densos. El Kirin 2026 utiliza, según los datos publicados, un **pitch de hybrid bonding de 1,5 micrómetros** y alrededor de **50 millones de interconexiones verticales**. Entre un 10 % y un 15 % estarían destinadas al transporte de señales. Huawei afirma además que el silicio de pruebas del Kirin 2027 ya ha reducido esa separación hasta 1 micrómetro y supera los 100 millones de conexiones verticales. El objetivo no consiste simplemente en colocar el doble de silicio en la misma superficie proyectada. Al distribuir un circuito entre dos capas, una conexión que anteriormente recorría una distancia relativamente larga en horizontal puede convertirse en un enlace vertical mucho más corto. Huawei asegura que LogicFolding reduce aproximadamente un 20 % las longitudes habituales de interconexión y que determinadas rutas críticas pueden acortarse hasta un 70 %. Eso importa porque mover información también consume energía. Cuanto más larga sea una línea metálica, mayores pueden ser su resistencia y capacitancia parasitaria. Cargar y descargar esas interconexiones millones o miles de millones de veces por segundo supone una parte importante del presupuesto energético de un procesador moderno. Tau Scaling intenta recuperar esa energía reduciendo las distancias recorridas. ## El Kirin 2026 pone a prueba la gran objeción: el calor La gran dificultad aparece inmediatamente al añadir otra capa activa. Si se concentra más lógica en el mismo espacio y una capa queda físicamente más alejada del disipador, cabría esperar una mayor densidad térmica y temperaturas más difíciles de controlar. Es precisamente la objeción que Huawei intenta responder con sus nuevos datos. Según las mediciones divulgadas por la compañía, la densidad de transistores del Kirin 2026 pasa de los **155 millones de transistores por mm² del Kirin 9030 Pro a 238 millones por mm²**, alrededor de un 53-55 % más según el método de cálculo utilizado. Pero Huawei sostiene que este aumento no viene acompañado necesariamente de un incremento del consumo. En una comparación del núcleo CPU de alto rendimiento a igualdad de prestaciones, la tensión habría bajado de **1,1 V a 0,9 V**, mientras el consumo normalizado cae un 41 %. Al mismo tiempo, el área normalizada se reduce un 37,5 %, de manera que la densidad de potencia resultante sería aproximadamente un **5,6 % inferior**. Los datos divulgados en septiembre amplían esa comparación a otros bloques. Huawei comunica un **66 % menos de consumo en la NPU**, un 58 % menos en la GPU y un 41 % menos en el núcleo CPU de rendimiento cuando se compara a igual nivel de prestaciones. En el caso de la NPU, la compañía afirma haber mantenido 29 TOPS reduciendo notablemente frecuencia y tensión, con una caída del 73 % en la densidad de potencia. Son cifras llamativas, pero deben entenderse como resultados de Huawei bajo escenarios seleccionados de iso-rendimiento. Tau no convierte automáticamente la integración 3D en una tecnología de bajo consumo. La propia explicación de Huawei reconoce que se trata de una **ley de escalado temporal, no energético**. Si el margen obtenido al acortar las rutas se utiliza para elevar frecuencias en lugar de reducir voltajes, el consumo y la temperatura pueden volver a crecer. ## El diseño térmico pasa a formar parte de la arquitectura LogicFolding obliga además a diseñar el procesador pensando desde el inicio en dónde se genera el calor. Huawei describe un planteamiento de **thermal-aware floorplanning**, en el que las diferentes unidades se distribuyen entre capas después de estudiar sus mapas térmicos. Los bloques de mayor consumo no deben colocarse directamente unos encima de otros si esa configuración crea puntos calientes difíciles de evacuar. Este detalle es importante porque muestra que la respuesta al problema térmico no depende únicamente de un material de refrigeración mejor. Es una combinación de arquitectura, voltaje, distribución física, conectividad vertical y encapsulado. Para futuras generaciones con más capas, Huawei plantea soluciones todavía más agresivas. La documentación asociada a Tau Scaling V2 menciona capas disipadoras de **diamante fabricado mediante deposición química de vapor (CVD)** y microcanales internos para refrigeración líquida fluorada. El objetivo teórico sería gestionar densidades de potencia de hasta 300 W/cm² en configuraciones destinadas a chips de inteligencia artificial. Esas tecnologías forman parte de la hoja de ruta y no deben confundirse con características comerciales confirmadas del Kirin 2026. ## Huawei busca ganar densidad sin depender únicamente de litografía avanzada El trasfondo industrial también explica el interés de la propuesta. Huawei tiene restricciones de acceso a determinadas tecnologías occidentales de fabricación de semiconductores y no puede apoyarse con la misma facilidad que otros diseñadores en los nodos más avanzados de TSMC. LogicFolding permite intentar recuperar parte de esa desventaja trasladando la competencia desde el transistor hacia la arquitectura y la integración 3D. Futurum Group destaca precisamente que el **pitch de 1,5 micrómetros** comunicado por Huawei sería una afirmación técnica relevante si puede sostenerse a gran escala, aunque Intel y TSMC mantienen ventaja en procesos avanzados y también desarrollan sus propias tecnologías de hybrid bonding. Esto impide interpretar Tau Scaling como un sustituto simple de la litografía. Huawei tampoco plantea necesariamente abandonar la reducción geométrica. La estrategia consiste en combinar mejoras de proceso disponibles con reducción de distancias, integración vertical y rediseño del movimiento de datos. La cuestión que queda por demostrar es si el método puede fabricarse con buenos rendimientos, costes competitivos y suficiente uniformidad. La integración wafer-to-wafer añade sus propios problemas: deformación de obleas, precisión de alineación, defectos de bonding y pérdida de chips buenos cuando una de las capas presenta fallos. Huawei reconoce que todavía quedan desafíos en **pitch de unión, warpage, precisión de overlay y adaptación de las herramientas de automatización de diseño electrónico (EDA)**, con trabajo pendiente durante los próximos tres a cinco años. ## De Kirin a Ascend: la apuesta no termina en los móviles Huawei considera el Kirin 2026 una primera aplicación de una estrategia mucho más amplia. La versión V2 de Tau Scaling sitúa la integración LogicFolding también en futuras generaciones de procesadores Ascend para inteligencia artificial. TrendForce señala que la hoja de ruta contempla introducir esta arquitectura en torno a **2030** y avanzar hacia configuraciones con tres o más capas activas. El plan contempla además bajar progresivamente el pitch del hybrid bonding por debajo de 1 micrómetro y superar los 200 millones de conexiones verticales. Sobre el papel, eso permitiría acercar la densidad de interconexión entre capas a la propia densidad del cableado interno del chip. Las capas dejarían entonces de comportarse como dies relativamente independientes y podrían diseñarse casi como una única estructura lógica tridimensional. Ese es probablemente el aspecto más interesante de Tau Scaling. Huawei no está afirmando únicamente que pueda apilar chips. La industria ya sabe hacerlo. Su apuesta es conseguir que la unión entre dos capas sea suficientemente densa como para que **la dimensión vertical se convierta en una parte ordinaria del enrutado del circuito**. El Kirin 2026 será una primera prueba de hasta dónde puede llegar esa idea. Las cifras de densidad y consumo publicadas por Huawei resultan prometedoras, pero aún faltan elementos esenciales: pruebas independientes, rendimiento térmico sostenido dentro de un teléfono, yields de fabricación, costes y comparación con procesadores comerciales producidos con nodos más avanzados. Si esos datos terminan respaldando las afirmaciones iniciales, LogicFolding podría demostrar que el futuro del escalado no depende únicamente de reducir nanómetros. También puede consistir en recorrer menos distancia. ## Preguntas frecuentes ### ¿Qué es la Tau Scaling Law de Huawei? Es una propuesta de escalado que utiliza el tiempo y la latencia del movimiento de información como referencia de optimización, en lugar de depender exclusivamente de reducir el tamaño físico de los transistores. ### ¿Qué es LogicFolding? Es una arquitectura de integración 3D que distribuye partes de un mismo circuito entre diferentes capas activas y las conecta mediante hybrid bonding de alta densidad para acortar las rutas de señal. ### ¿El Kirin 2026 consume menos aunque tenga más transistores por mm²? Huawei afirma que sí en determinadas pruebas a igualdad de rendimiento. La compañía comunica aproximadamente un 55 % más de densidad y reducciones de consumo del 41 % en CPU, 58 % en GPU y 66 % en NPU. Son resultados del fabricante y todavía requieren validación independiente. ### ¿Ha resuelto Huawei definitivamente el problema térmico de los chips 3D? No. Los resultados iniciales indican que reducir voltaje y distancias puede compensar parte del incremento de densidad, pero continúan existiendo desafíos de refrigeración, fabricación, alineación, EDA y escalado a más capas.