--- title: "China desarrolla transistores GAA con DUV que apuntan a un camino hacia los 3 nm" description: "El Instituto de Microelectrónica de la Academia China de Ciencias (CAS) ha desarrollado una arquitectura de transistores de puerta rodeada por completo, conocida como GAA (Gate-All-Around), fabricada..." url: https://revistacloud.com/china-desarrolla-transistores-gaa-con-duv-que-apuntan-a-un-camino-hacia-los-3-nm/ date: 2026-09-22 modified: 2026-09-17 author: "Silvia A. Feliz" image: https://revistacloud.com/wp-content/uploads/2026/05/skc-obleas.png categories: ["Noticias", "Tecnología"] tags: ["3nm", "china", "chips", "Obleas"] type: post lang: es --- # China desarrolla transistores GAA con DUV que apuntan a un camino hacia los 3 nm El Instituto de Microelectrónica de la Academia China de Ciencias (CAS) ha desarrollado una arquitectura de transistores de puerta rodeada por completo, conocida como GAA (Gate-All-Around), fabricada mediante un proceso basado en litografía DUV (ultravioleta profundo). El instituto afirma que la integración conseguida supera una relación de corriente de encendido frente a apagado de 5 × 10⁵, lo que abre una vía experimental hacia prestaciones asociadas a nodos de 3 nm sin utilizar litografía EUV como tecnología central. **Las claves de los transistores GAA con DUV en China en 30 segundos** - La Academia China de Ciencias ha completado una integración preliminar de GAA con canales de nanoláminas apiladas fabricada con DUV. - El transistor alcanza una relación Ion/Ioff superior a 500.000, según los datos comunicados por el Instituto de Microelectrónica. - La arquitectura mejora el control eléctrico del transistor y permite relajar parte de las exigencias sobre el paso de las estructuras FEOL. - El límite aparece en las interconexiones MEOL y M0: el diseño completo no equivale automáticamente a un nodo de 3 nm. - Un análisis técnico sitúa una posible configuración en torno a 137,8 millones de transistores/mm², comparable con densidades de la clase de 5 nm. La novedad procede de una presentación realizada el 16 de septiembre en Pekín por Ye Tianchun, director del Instituto de Microelectrónica de la Academia China de Ciencias y uno de los responsables técnicos de un programa nacional de investigación. Según la información publicada por DIGITIMES, el instituto ha establecido una ruta de desarrollo de dispositivos GAA para procesos por debajo de 3 nm que no toma la litografía ultravioleta extrema (EUV) como tecnología central. La importancia de la investigación está en separar dos problemas que normalmente aparecen juntos cuando se habla de nodos avanzados: el transistor y las estructuras que lo conectan con el resto del chip. China tiene restricciones de acceso a determinadas tecnologías y equipos avanzados de fabricación de semiconductores. Estados Unidos mantiene controles sobre equipos de fabricación, software y otras tecnologías vinculadas a la producción de chips avanzados en China. Eso hace que cualquier avance capaz de reducir la dependencia de EUV tenga interés industrial. Pero el trabajo de la CAS no significa que China haya conseguido fabricar un chip completo de 3 nm con DUV. Esa distinción es importante. ## El GAA mejora el transistor, pero no resuelve todo el chip Los transistores GAA representan una evolución respecto a los FinFET. En estos últimos, la puerta controla el canal desde varios lados alrededor de una estructura vertical. En un GAA de nanoláminas, la puerta rodea por completo cada canal, aumentando el control sobre el flujo de corriente. Ese control resulta especialmente útil cuando las dimensiones físicas disminuyen. Una de las dificultades de los transistores cada vez más pequeños es mantener una diferencia suficientemente grande entre el estado de encendido y el de apagado. La relación Ion/Ioff sirve precisamente para describir esa separación. La cifra comunicada por el Instituto de Microelectrónica, superior a 5 × 10⁵, equivale a más de 500.000 veces de diferencia entre la corriente de encendido y la de apagado bajo las condiciones de medida empleadas. DIGITIMES recoge que el resultado procede de una integración de proceso optimizada para la estructura de GAA con canales de nanoláminas apiladas. La CAS ya había trabajado en este tipo de arquitectura. En 2025, el propio Instituto de Microelectrónica publicó avances sobre GAA de nanoláminas y un tratamiento superficial destinado a reducir defectos en los canales después de liberar las capas de silicio. El instituto describía entonces el GAA como una de las estructuras relevantes para la evolución de los procesos lógicos por debajo de 3 nm. La nueva investigación añade otro elemento: la posibilidad de construir esta arquitectura dentro de una ruta de fabricación que depende de DUV. ## El cuello de botella pasa del transistor a las interconexiones La cuestión más interesante aparece al analizar qué ocurre después de fabricar el transistor. Un circuito integrado no está compuesto únicamente por transistores. Es necesario conectarlos entre sí mediante una compleja red de contactos, vías y capas metálicas. Ahí entran conceptos como FEOL (Front-End-Of-Line), MEOL (Middle-End-Of-Line) y BEOL (Back-End-Of-Line). El FEOL comprende principalmente la fabricación de los propios dispositivos. El MEOL conecta esos dispositivos con las primeras estructuras metálicas, mientras que el BEOL contiene las capas superiores de interconexión. El análisis publicado a partir del trabajo de la CAS señala que el buen comportamiento eléctrico del GAA puede permitir cierta relajación del *fin pitch*, es decir, de la separación entre estructuras activas del transistor. Esto puede liberar espacio en el diseño de las celdas lógicas. Sin embargo, las restricciones del MEOL siguen presentes. Los contactos y la primera capa metálica, conocida como M0, continúan imponiendo condiciones geométricas que el nuevo transistor no elimina por sí solo. Un análisis técnico publicado por SemiAnalysis plantea precisamente este escenario para una posible evolución de los procesos de SMIC. En su estimación, una configuración con un *cell height* de 198 nm y un *contacted gate pitch* de 54 nm podría alcanzar una densidad teórica de unos 137,8 millones de transistores por milímetro cuadrado, situada en la clase de densidad asociada a TSMC N5. El propio análisis recalca que se trata de una ruta teórica y que la acumulación de dificultades de fabricación puede reducir el margen de proceso. La diferencia explica por qué la afirmación de una ruta hacia 3 nm debe interpretarse con cuidado. **El transistor puede ofrecer características eléctricas comparables a las necesarias en nodos mucho más avanzados, pero eso no convierte automáticamente al proceso completo en un nodo de 3 nm.** El objetivo práctico descrito en el análisis es más cercano a una densidad de clase 5 nm mediante una combinación de GAA, reducción de la altura de las celdas y una configuración más ajustada de las primeras capas metálicas. El paso de cinco a cuatro pistas en M0 es uno de los elementos utilizados en esa estimación. ### DUV, multipatrón y el límite de la nomenclatura de nodos La litografía DUV no tiene la resolución óptica directa necesaria para dibujar todas las estructuras de los nodos más avanzados en una sola exposición. La industria puede compensarlo mediante técnicas de multipatrón, en las que una misma geometría se construye mediante varias etapas de exposición, deposición y grabado. La dificultad es que cada paso adicional aumenta la complejidad del proceso y puede afectar al coste, al rendimiento de fabricación y al margen disponible. Por eso, conseguir una determinada densidad teórica con DUV no equivale necesariamente a reproducir las mismas condiciones de producción de una fábrica que utiliza EUV. Además, los nombres de los nodos dejaron hace tiempo de representar una única dimensión física del transistor. Un proceso denominado 3 nm no implica que todas sus estructuras midan 3 nm. La comparación adecuada requiere observar densidad, rendimiento, consumo, *pitch*, interconexiones y otras características del proceso. La investigación china resulta interesante precisamente porque intenta modificar esa ecuación. En lugar de depender exclusivamente de reducir las dimensiones impresas, utiliza una arquitectura de transistor con mayor control eléctrico para recuperar margen en otras partes del diseño. Estados Unidos, por su parte, ha mantenido controles sobre tecnologías y equipos destinados a la fabricación de semiconductores avanzados en China. En diciembre de 2024, el Departamento de Comercio estadounidense añadió nuevas restricciones sobre equipos de fabricación, herramientas de software y otros elementos relacionados con procesos avanzados. En 2025 también endureció las condiciones aplicables a determinadas fábricas extranjeras instaladas en China. La investigación de la CAS debe entenderse dentro de ese escenario tecnológico, pero el resultado comunicado no demuestra por sí solo que China haya resuelto todas las limitaciones industriales asociadas a la fabricación de chips de 3 nm. También queda por determinar cómo evolucionaría esta arquitectura desde un dispositivo experimental hasta una tecnología de proceso con rendimiento, uniformidad y volumen suficientes para producción comercial. Es una diferencia importante entre demostrar que una estructura funciona y disponer de una plataforma de fabricación competitiva. Para la industria de la inteligencia artificial, el asunto tiene además una lectura indirecta. Los aceleradores de IA necesitan cada vez más transistores, memoria y conexiones internas, y las restricciones de fabricación pueden afectar a la capacidad de desarrollar nuevos procesadores. Una ruta que permita elevar la densidad sin depender de EUV podría ampliar las opciones de diseño de fabricantes chinos, aunque todavía no existe evidencia pública suficiente para cuantificar qué productos comerciales podrían beneficiarse de esta investigación. ## Preguntas frecuentes ### ¿Qué ha desarrollado la Academia China de Ciencias? El Instituto de Microelectrónica de la CAS ha desarrollado una integración preliminar de transistores GAA con canales de nanoláminas apiladas mediante una ruta basada en litografía DUV. El instituto comunicó una relación Ion/Ioff superior a 5 × 10⁵. ### ¿Significa esto que China ya fabrica chips de 3 nm con DUV? No. El resultado demuestra una arquitectura de transistor y una ruta tecnológica experimental, pero no equivale a la producción comercial de un chip completo de 3 nm. Las interconexiones MEOL y M0 siguen imponiendo limitaciones. ### ¿Qué densidad podría alcanzar esta tecnología? Una estimación técnica sitúa una posible configuración en unos 137,8 millones de transistores por milímetro cuadrado, una densidad de la clase de 5 nm. Se trata de una estimación de proceso, no de una especificación de un producto comercial. ### ¿Por qué es relevante utilizar DUV en lugar de EUV? La DUV es una tecnología de fabricación más antigua y puede utilizarse junto con técnicas como el multipatrón para producir estructuras avanzadas. Una arquitectura GAA que reduzca parte de las exigencias geométricas puede ayudar a extraer más rendimiento de esa infraestructura, aunque las limitaciones de las interconexiones y de la fabricación a gran escala permanecen.