--- title: "Zen 6 por dentro: así son los núcleos de los AMD EPYC Venice" description: "Los detalles técnicos de Zen 6 muestran un núcleo más ancho por dentro, chiplets de 12 y 32 núcleos en 2 nm, PCIe 6.0, 16 canales de memoria y MRDIMM-12800 en los EPYC 9006 Venice." url: https://revistacloud.com/amd-zen-6-arquitectura-epyc-venice-analisis-tecnico/ date: 2026-11-11 modified: 2026-11-11 author: "Antonio" image: https://revistacloud.com/wp-content/uploads/2026/11/day1-27.jpg categories: ["Cloud", "Tecnología"] tags: ["AMD", "EPYC", "procesadores", "servidores", "Zen 6"] type: post lang: es --- # Zen 6 por dentro: así son los núcleos de los AMD EPYC Venice **Las sesiones técnicas de AMD sobre Zen 6, recogidas en un extenso análisis de TechPowerUp, dibujan un núcleo que por fuera se parece mucho a Zen 5 pero que ha crecido en casi todas sus colas y búferes internos. Es la arquitectura de los EPYC 9006 «Venice», fabricados en el nodo de 2 nm N2 de TSMC, con hasta 256 núcleos por zócalo, 16 canales de memoria DDR5 y PCIe 6.0. AMD reivindica un aumento de IPC de alrededor del 20 % en cargas empresariales y de nube y del 31 % en IA, siempre medido por ella misma.** **Las claves de la arquitectura Zen 6 en 30 segundos** - El chiplet Zen 6 pasa de 8 a 12 núcleos con 48 MB de L3; el Zen 6c llega a 32 núcleos y 128 MB. - El búfer de reordenación crece de 448 a 640 entradas y la ejecución de enteros cambia de diseño. - Llegan FP16 nativo en AVX-512 y el doble de unidades INT8 para inferencia. - Venice SP7 ya se envía; las variantes SP8, Venice-X y Verano llegarán en 2027. AMD presentó la familia Venice en su evento Advancing AI de julio, pero hasta ahora había dado pocos detalles de lo que hay dentro del núcleo. Según TechPowerUp, las plataformas SP7 ya se están enviando y Microsoft Azure ha anunciado una vista previa de sus instancias HDv2 con estos procesadores. Los Ryzen de escritorio con Zen 6 llegarán más adelante, y AMD no ha medido ningún rendimiento en aplicaciones de consumo, así que las cifras de IPC solo valen para servidores. ## Un núcleo más profundo, no más ancho Zen 5 fue la generación que ensanchó la parte frontal del núcleo, con dos clústeres de decodificación y envío de 8 instrucciones por ciclo. Zen 6 mantiene ese ancho y dedica el presupuesto a mantenerlo alimentado. La caché de micro-operaciones pasa de 6.000 instrucciones a 6.750 operaciones y su ancho de banda sube de 12 a 18 por ciclo. El predictor de saltos ya puede resolver dos saltos tomados por ciclo y la pila de direcciones de retorno crece de 52 a 64 entradas. El cambio estructural está en la ejecución de enteros. Zen 5 usaba un planificador unificado; Zen 6 lo divide en 96 entradas compartidas entre unidades aritméticas (ALU) y de cálculo de direcciones (AGU) y 48 dedicadas a las ALU. Detrás, la ventana de ejecución crece de forma considerable: el búfer de reordenación pasa de 448 a 640 entradas, el banco de registros de enteros de 240 a 352, la cola de cargas de 64 a 80 y la de almacenamientos de 96 a 128. Un búfer más profundo permite seguir trabajando mientras se espera a la memoria, algo clave cuando 256 núcleos comparten el ancho de banda de un zócalo. La caché L1 de datos sigue en 48 KB con 4 ciclos de latencia y la L2 en 1 MB por núcleo. La unidad de coma flotante conserva la ruta de 512 bits de Zen 5, pero añade cálculo FP16 nativo en AVX-512, duplica de dos a cuatro las unidades para instrucciones VNNI INT8, muy usadas en inferencia cuantizada, e incorpora instrucciones de multiplicación de matrices de bits (BMM), cuyo uso previsto AMD no ha explicado. También llega FRED, el nuevo mecanismo de Intel para gestionar interrupciones y llamadas al sistema, que Linux ya soporta. Sobre el 20 % de IPC hay un matiz metodológico que señala TechPowerUp: AMD comparó 16 núcleos repartidos en dos chiplets Zen 5 con 16 núcleos en un único chiplet Zen 6c, a frecuencia fija. Esa configuración evita tráfico entre chiplets, así que parte de la mejora viene de la organización de la caché y no solo del núcleo. ## Chiplets de 12 y 32 núcleos en 2 nm ![Diapositiva de AMD sobre los chiplets Zen 6 y Zen 6c de los EPYC Venice](https://revistacloud.com/wp-content/uploads/2026/11/day1-27.jpg)*Imagen: AMD* Es el primer aumento del complejo de núcleos desde Zen 3. El chiplet (CCD) Zen 6 mide 76 mm² y reúne 12 núcleos que comparten 48 MB de caché L3, con frecuencias de hasta 5,3 GHz. El Zen 6c, de 165 mm², agrupa 32 núcleos compactos con 128 MB de L3, cuatro veces más que en Zen 5c, de modo que ambos tipos quedan en 4 MB de L3 por núcleo. Según AMD, el chiplet de 32 núcleos incluye un núcleo 33 de reserva para mejorar el rendimiento de fabricación. Con ocho chiplets, un zócalo llega a 256 núcleos Zen 6c o 96 Zen 6, acompañados de dos troqueles de entrada y salida (I/O) en 6 nm unidos mediante puentes de silicio (Elevated Fanout Bridges), una técnica que AMD estrenó en sus GPU Instinct MI250X. La plataforma SP7 ofrece 16 canales de DDR5-8000 o de MRDIMM-12800, con hasta 1,6 TB/s de ancho de banda por zócalo, 96 carriles de PCIe 6.0 en configuración de un zócalo, CXL 3.1 y un consumo de hasta 600 W. AMD sustituye además el TDP por un nuevo indicador llamado «Default CPU Power», que no es comparable con generaciones anteriores. La compañía también ha mostrado MEXT, un software que usa memoria flash como capa adicional y que promete reducir entre un 20 % y un 75 % la DRAM necesaria en algunas cargas, aunque su propio gráfico muestra que el rendimiento cae a partir de cierto punto. ## Cuatro productos y cifras aún por contrastar La familia EPYC 9006 se divide en cuatro líneas. Venice SP7 es la principal y la única que se envía ya. Venice SP8, con 8 canales de memoria y hasta 128 núcleos, llegará en el primer semestre de 2027. Venice-X, con caché 3D V-Cache y 1.152 MB de L3, y [Verano](https://revistacloud.com/amd-verano-revela-el-socket-sb1-para-sus-cpu-de-ia-de-hasta-72-nucleos/), pensado como CPU anfitriona de GPU con 24 canales de LPDDR5X en módulos SOCAMM, están previstos para el segundo semestre de 2027. Según la base de datos de TechPowerUp, que advierte de que los productos finales pueden cambiar, el EPYC 9996 de 256 núcleos tendría un precio de lista de 14.904 dólares. AMD afirma que Venice duplica el rendimiento en enteros de la generación Turin (SPECint 2026) y lo multiplica por 2,4 en coma flotante, y presume de ventajas frente al Xeon 6980P de Intel y la CPU [Vera de NVIDIA](https://revistacloud.com/nvidia-vera-cpu-agentes-ia-x86-rendimiento-por-vatio/). Son datos de la propia AMD, y buena parte de la ventaja procede del número de núcleos: un sistema de dos zócalos Venice suma 512 núcleos frente a 256 en el Xeon comparado, con memorias más rápidas. Habrá que esperar a pruebas independientes. AMD ya había planteado cómo encajan estos procesadores en [la infraestructura de IA agéntica](https://revistacloud.com/amd-lleva-los-epyc-venice-a-cada-capa-de-la-infraestructura-de-ia-agentica/). ## Preguntas frecuentes ### ¿Cuántos núcleos tiene un AMD EPYC Venice? Hasta 256 núcleos Zen 6c o 96 núcleos Zen 6 por zócalo, con ocho chiplets fabricados en el nodo N2 de TSMC. ### ¿Cuánto mejora el IPC de Zen 6? AMD habla de un 20 % en cargas empresariales y de nube y un 31 % en IA frente a Zen 5, medido solo con pruebas de servidor. ### ¿Cuándo llegan los Ryzen con Zen 6? AMD no ha dado fecha. Solo ha confirmado que los procesadores de consumo con Zen 6 llegarán después de los EPYC. ### ¿Qué memoria admite Venice? Hasta 16 canales de DDR5-8000 o MRDIMM-12800 en SP7, además de CXL 3.1. Verano usará LPDDR5X en módulos SOCAMM. **Fuentes:** - [TechPowerUp: AMD Zen 6 Technical Deep Dive](https://www.techpowerup.com/review/amd-zen-6-technical-deep-dive/) - [AMD: procesadores EPYC](https://www.amd.com/es/products/processors/server/epyc.html)