--- title: "Altera pisa el acelerador en FPGAs: más densidad en Agilex 5 D-Series, “secure boot” poscuántico y un nuevo Visual Designer que reduce el arranque de diseño de 5 días a 2 horas" description: "La Altera “pura de FPGAs” ha vuelto a escena con músculo de producto y, sobre todo, con una apuesta decidida por simplificar la vida a los equipos de diseño. En su Innovators Day , la compañía anunció..." url: https://revistacloud.com/altera-pisa-acelerador-fpgas/ date: 2025-10-07 modified: 2025-10-07 author: "Nota de Prensa" image: https://revistacloud.com/wp-content/uploads/2025/10/altera-innovators-day-2025.jpg categories: ["Empresas", "Noticias"] tags: ["Altera", "FPGA"] type: post lang: es --- # Altera pisa el acelerador en FPGAs: más densidad en Agilex 5 D-Series, “secure boot” poscuántico y un nuevo Visual Designer que reduce el arranque de diseño de 5 días a 2 horas La Altera “pura de FPGAs” ha vuelto a escena con músculo de producto y, sobre todo, con una apuesta decidida por simplificar la vida a los equipos de diseño. En su **Innovators Day**, la compañía anunció la **disponibilidad en producción de todas las familias Agilex** (incluidas **Agilex 5** y **Agilex 3 SoC FPGAs**) y estrenó **Quartus Prime 25.3** con un nuevo **Visual Designer Studio** orientado a recortar semanas en la integración de IP. La guinda: una **subida de densidad de hasta 2,5×** en los **Agilex 5 D-Series** —hasta **1,6 millones de elementos lógicos**—, **interfaces DDR5 y LPDDR5 más rápidas** y **arranque seguro con criptografía poscuántica (PQC)**, un guiño directo a mercados sensibles (industrial, defensa, aeroespacial, comunicaciones, *edge* IA o *datacenter*). > “Operar como pure-play de FPGAs nos da velocidad y agilidad para innovar y responder al mercado”, defendió Raghib Hussain, CEO de Altera. “Nuestra inversión en canal, ecosistema y full-stack de FPGAs y herramientas baja barreras de adopción y permite acelerar cargas en edge AI y sistemas embebidos con más rendimiento, menos latencia y mejor eficiencia energética”. --- ## Qué hay de nuevo en hardware: más capacidad, más ancho de banda, más seguridad **1) Agilex 5 D-Series: densidad hasta 2,5× y memoria más rápida** La gama media **D-Series** sube el listón con dispositivos de **hasta 1,6 M** de **logic elements (LEs)** por chip, una relación **DSP/LE** más favorable y **más ancho de banda de memoria**. Las **interfaces DDR5** alcanzan ahora **5.600 MT/s** y **LPDDR5** **5.500 MT/s** por instancia (**+25 %** frente a especificaciones previas). En la práctica, esto permite abordar **inferencia de IA en el borde**, **vídeo 4K/8K** y **5G/6G radio** en **formatos compactos** sin sacrificar *headroom*. **2) PQC Secure Boot en toda la D-Series** Los Agilex 5 D-Series incorporan **arranque seguro** con **criptografía poscuántica (PQC)** sobre el ya conocido “diseño seguro” de Altera. La implicación es doble: **robustez** ante amenazas de hoy y **resiliencia** ante el futuro post-RSA/ECC cuando los **ordenadores cuánticos** sean operativos a gran escala. Para **defensa**, **aeroespacial** y **infra crítica** es un *tick-box* que pesa. **3) Agilex 5 y Agilex 3 SoC FPGAs “en producción”** Las líneas **Agilex 5** y **Agilex 3** con **subsistema ARM integrado** están **en producción**. Son las candidatas naturales para **coprocesamiento HW/SW de baja latencia** y despliegues de **IA embebida** *power-/cost-optimized* (control industrial, visión, robótica, audio/vídeo, automoción ligera). --- ## Qué hay de nuevo en software: Visual Designer Studio y compiles más cortos **Quartus Prime 25.3** llega con dos avances que impactan el **time-to-market** de forma directa: **1) Visual Designer Studio (acceso anticipado)** Cuarta generación de la herramienta de **integración de sistema** de Altera, con enfoque de **“arrastrar y soltar”** sobre una vista de **bloques** que permite colocar **IP** y **RTL** y ver **rutas de datos** de un vistazo. El motor **sugiere** conexiones válidas entre IP en función de **requisitos** del diseño y **aplica** las conexiones correctas, **automatizando** buena parte del cableado lógico. - **Beneficio declarado**: pasar de **5 días** a **~2 horas** para **arrancar** un diseño frente a flujos únicamente **RTL**. - **Para quién**: equipos que combinan IP propias/comerciales, *hard blocks*, *soft cores* y RTL, y que sufrían en la integración inicial. **2) Compilación y *fit* más eficientes** La versión 25.3 recorta **~6 %** los **tiempos de compilación** frente a **25.1.1**, y suma un **27 %** de mejora acumulada desde **Quartus 23.1** (cuando **Agilex 7** entró en producción). Además, los diseños usan de media **~6 % menos ALMs** manteniendo **Fmax** alto. ¿Traducción práctica? **Más lógica cabe** en el dispositivo objetivo y **menos iteraciones** para cerrar **timing**, algo que se agradece cuando el margen de **recursos** es ajustado. > Nota: los resultados dependen del diseño; pero la tendencia —compiles más rápidos, menos recursos y menos vueltas— apunta a un ciclo de verificación más corto. --- ## Qué significa para *edge* IA, visión, vídeo y radio El **salto de densidad** y el **ancho de banda de memoria** extra en **Agilex 5 D-Series** abre el abanico de **modelos** y **resoluciones** que pueden vivir en un único chip con **latencia determinista**: - **Edge AI/inferencia**: más **MACs** y **DSP** útiles para **CNN**/**Transformers** “pequeños/medianos” sin migrar a ASIC o GPU, con ventajas de **latencia** y **consumo**. - **Vídeo 4K/8K**: más **recursos** de proceso + **LPDDR5/DDR5** más rápida = **pipelines** de tratamiento, *scaling* y *blending* con margen. - **5G/6G**: mayor **capacidad** para **PHY**/**L1** complejos (*beamforming*, MIMO masivo, *channel coding*) en factor de forma contenido. El **arranque poscuántico** (PQC) también encaja aquí: *firmware* y bitstreams de FPGA **garantizados** contra manipulaciones a futuro, valioso en **celdas** remotas, **vehículos** y **infra** de difícil acceso. --- ## Tabla | Agilex 5 D-Series: evolución de capacidades | Aspecto | Antes | Ahora (25.3 / nuevas D-Series) | Impacto | | --- | --- | --- | --- | | **Densidad lógica** | ≤ ~650–700 k LEs (según dispositivo) | **Hasta 1,6 M LEs** | Diseños más grandes sin “particionar” | | **DDR5 / LPDDR5** | ~4.480–4.800 MT/s (especificación previa) | **DDR5 5.600 MT/s** / **LPDDR5 5.500 MT/s** | +25 % de **throughput** por instancia | | **Arranque seguro** | Diseño seguro clásico | **PQC secure boot** | Resiliencia “post-RSA/ECC” | | **Quartus compiles** | Referencia 25.1.1 | **-6 %** frente a 25.1.1 / **-27 %** vs 23.1 | Iteraciones más rápidas | | **Uso medio de ALMs** | Referencia 25.1.1 | **-6 %** vs 25.1.1 | Más lógica por dispositivo | --- ## Ecosistema: ASAP y FPGA AI Suite 25.3 Altera recordó el músculo del programa **ASAP (Altera Solution Acceleration Partner)** con **>300** socios registrados (IP, software, hardware, servicios de diseño). Según la compañía, trabajar con socios **aprobados** puede recortar el **tiempo de llegada a mercado** hasta **un 50 %** en proyectos complejos. En paralelo, se publicó **FPGA AI Suite 25.3**, que acelera la **integración de modelos de IA** en FPGA (compilación de redes, *mapping* a recursos, *runtimes*). --- ## ¿Qué ganan los equipos de diseño? (y qué mirar de cerca) **Menos “pegamento”, más producto**. **Visual Designer Studio** automatiza conexiones **válidas** entre IP, ayuda a **trazar** el **camino de datos** y reduce el arranque a **horas**. Junto a compilaciones **más cortas** y **menos ALMs**, esto acelera *bring-up*, deja **margen** para iterar *features* y **compacta** el *schedule*. **Seguridad que suma**. La capa **PQC** protege el **arranque** hoy… y cuando el **ataque cuántico** sea una realidad. Para sectores regulados —o con ciclos de vida largos— es un **argumento** competitivo. **Atención al *flow***. Aun con *drag-and-drop*, los proyectos complejos **rinden** si el equipo gobierna bien **versionado**, **IP management**, **bitstreams** y **CI** de *hardware*. Visual Designer es un **acelerador**, no un sustituto de **disciplina** de diseño. **Qué vigilar**: - **Disponibilidad** de los **dispositivos más densos** (suministro, plazos). - **Madurez** del **Visual Designer Studio** (hoy en **acceso anticipado**): formatos soportados, robustez de auto-conexiones, exportación a flujos existentes. - **Benchmarks** propios: comprobar en casa las ganancias de **compilación** y **ALMs**. --- ## Conclusión Altera está ejecutando una estrategia de **“FPGAs sin fricción”**: **subir** capacidad y **ancho de banda** donde el mercado lo pide (edge IA, vídeo 8K, 5G/6G), **blindar** el arranque con **PQC** y **reducir** tiempos con un **Quartus** que compila más rápido y **un Visual Designer** que convierte la **integración de IP** en una tarea **horaria**, no **semanal**. Para quien vive al límite de **recursos** y **deadlines**, es justo el tipo de avances que separa un **prototipo** de un **producto**. --- ### Preguntas frecuentes **¿Qué dispositivos Agilex están ya en producción?** Altera confirma la **producción** de **todas** las familias **Agilex**, incluidas **Agilex 5** y **Agilex 3 SoC FPGAs** (con subsistema **ARM** integrado). **¿Cuánto mejora realmente Visual Designer Studio frente a flujos RTL puros?** En acceso anticipado, Altera afirma que **acorta** el arranque de diseño de **~5 días** a **~2 horas** en escenarios típicos de **integración de IP**; tu resultado dependerá de la complejidad y del *mix* IP/RTL. **¿Qué significa “secure boot PQC” en Agilex 5 D-Series?** Que el **arranque** de dispositivo incorpora **algoritmos poscuánticos** (además de los clásicos), reforzando la **verificación** de integridad/autenticidad frente a ataques presentes y **futuros**. **¿Hay mejora objetiva de compilación en Quartus 25.3?** Sí: **-6 %** en **tiempos de compilación** vs **25.1.1** y **-27 %** acumulado vs **23.1**; además, diseños con **-6 %** de **ALMs** de media manteniendo **Fmax** alto. Los números exactos variarán según el diseño. vía: [altera](https://www.altera.com/news/press-release/altera-expands-agilex-fpga-streamlines-developer-experience)